一端接該P(yáng)MOS管M12漏極，另一端接PMOS 管Mll漏極，以提供AC頻率補(bǔ)償。且該電容Cl可以有多種實(shí)現(xiàn)形式，例如可變電容、MOM電 容、M頂電容、有源器件（如NMOS晶體管）、電阻和電容串聯(lián)等。
[0038] 該P(yáng)MOS管Ml 1漏極接NMOS管M5漏極，該NMOS管M5柵極接NMOS管M4柵極。該 NMOS管M5源極接NMOS管M6源極并接電阻R2 -端，該電阻R2另一端接地VSS，并接NMOS 管M2源極。該NMOS管M6柵極漏極相接，并連接至電阻R3 -端，該電阻R3另一端連接至 電容CL并接至輸出級(jí)Vref，該電容CL另一端連接至電阻R2并接地VSS。該P(yáng)MOS管M12 寬長比根據(jù)所需輸出電流能力而定。其中，該電容CL為輸出負(fù)載電容，起穩(wěn)壓作用；該電容 Cl為米勒補(bǔ)償電容。
[0039] 該電阻R2、R3可以有多種實(shí)現(xiàn)形式，例如電流源、無源電阻、有源器件（如NMOS晶 體管）等。該NMOS管M5、M6不限于NMOS管，可以通過PMOS管來實(shí)現(xiàn)同樣功能，同時(shí)該P(yáng)MOS 管Ml UMl2也不限于PMOS管，也可以通過NMOS管來實(shí)現(xiàn)同樣功能。且該NMOS管、PMOS管 也可以通過其它晶體管實(shí)現(xiàn)同樣功能，如三極管等。
[0040] 在該負(fù)溫度系數(shù)電壓產(chǎn)生及輸出電路中，該NMOS管M5、PMOS管Mil、NMOS管M2、 PMOS管M7構(gòu)成新的運(yùn)放環(huán)路（在此稱其為第二運(yùn)算放大器）。在該第二運(yùn)算放大器中，該 NMOS管M5、M2構(gòu)成輸入級(jí)運(yùn)放，該P(yáng)MOS管M7、M11為有源負(fù)載連接方式，且該P(yáng)MOS管M12、 電阻R3、電容CU NMOS管M6、電阻R2構(gòu)成輸出緩沖器。設(shè)計(jì)該NMOS管M6工作在亞閾值 區(qū)，由于該NMOS管M6為二極管連接方式（既M6柵極接漏極），因此，該NMOS管M6柵源電 壓為負(fù)溫度系數(shù)電壓。
[0041] 在該第二運(yùn)算放大器中，由于NMOS管M5、M2及PMOS管M7、Mll構(gòu)成了運(yùn)放負(fù)反 饋環(huán)路，因此，該NMOS管M5柵極電壓與該NMOS管M2柵極電壓相等，而NMOS管M2柵極、M3 柵極相接，進(jìn)而使得電阻R2上的壓降等于電阻Rl上的壓降，即：
[0046] 其中，Vgs6是NMOS管M6的柵源電壓，AV @是Vgs3和Vgs4的電壓差，Kl、K2是常數(shù)。 從公式⑷中看出，電流12、13、14可成比例設(shè)計(jì)，通過調(diào)整電阻R1、R2、R3的比例，從而使 輸出電壓Vref達(dá)到基準(zhǔn)電壓值。由于NMOS管M3、M4、M6都工作在亞閾值區(qū)，因此根據(jù)的正 溫度系數(shù)特性以及的負(fù)溫度系數(shù)特性，最終得到零溫度系數(shù)的輸出電壓Vref。
[0047] 由于該P(yáng)MOS管M12、電阻R3、NMOS管M6、電阻R2組成了該帶隙基準(zhǔn)源電路的輸出 級(jí)電路，且該輸出級(jí)電路位于輸出級(jí)運(yùn)放環(huán)路內(nèi)，因此本實(shí)用新型提供較好的電源抑制能 力同時(shí)還能提供一定的帶阻性負(fù)載能力。
[0048] 需要說明的是，所述的MOS管產(chǎn)生正、負(fù)溫度系數(shù)電壓不僅限于NMOS管，亦可用 PMOS管實(shí)現(xiàn)，PMOS電流鏡電路亦可用共源共柵結(jié)構(gòu)代替來提高電源抑制能力等。
[0049] 總之，本實(shí)用新型通過使用工作在亞閾值區(qū)MOS管的柵源電壓的正、負(fù)溫度特性 來產(chǎn)生輸出基準(zhǔn)電壓，通過共用運(yùn)放輸入管和電流鏡管來構(gòu)成輸出級(jí)運(yùn)放環(huán)路來提高電源 抑制和帶阻性負(fù)載能力。本實(shí)用新型滿足深亞微米工藝下低電壓供電和電源抑制能力的要 求，能夠極易集成到芯片內(nèi)部中，且該電路能夠正常工作在0. 7伏電源電壓下，同時(shí)能提供 一定的電源抑制和帶阻性負(fù)載能力。
[0050] 圖3是本實(shí)用新型一個(gè)實(shí)施例的帶隙基準(zhǔn)源電路基準(zhǔn)電壓溫度曲線示意圖。如圖 所示，圖中橫坐標(biāo)軸為溫度，縱坐標(biāo)軸為帶隙輸出基準(zhǔn)電壓，該曲線表明該電路溫度系數(shù)仿 真情況，通過仿真數(shù)據(jù)進(jìn)一步說明本實(shí)用新型結(jié)果。由圖3可見，溫度在-50度到100度之 間時(shí)，隨著溫度的變化，輸出電壓從604. 5毫伏到606. 25毫伏之間。因此，輸出電壓隨溫度 變化變化不大，且輸出的帶隙基準(zhǔn)電壓在700毫伏以下。
[0051] 圖4是本實(shí)用新型一個(gè)實(shí)施例的帶隙基準(zhǔn)源電路基準(zhǔn)電壓蒙塔卡諾仿真示意圖。 如圖所示，根據(jù)蒙塔卡諾仿真數(shù)據(jù)進(jìn)一步說明本實(shí)用新型的可靠性：圖中橫坐標(biāo)軸為帶隙 輸出基準(zhǔn)電壓，縱坐標(biāo)軸為樣本個(gè)數(shù)，該圖可說明該電路的基準(zhǔn)電壓的離散性和可靠性。
[0052] 圖5是本實(shí)用新型一個(gè)實(shí)施例的帶隙基準(zhǔn)源電路輸出級(jí)帶負(fù)載能力示意圖。如圖 所示，根據(jù)輸出級(jí)帶電流能力進(jìn)一步說明本實(shí)用新型的輸出級(jí)帶負(fù)載能力。圖5中橫坐標(biāo) 軸為時(shí)間軸，上半部分圖的縱坐標(biāo)軸為輸出基準(zhǔn)電壓，下半部分圖的縱坐標(biāo)軸為負(fù)載電流， 該圖5可說明本實(shí)用新型的帶隙基準(zhǔn)源電路的輸出級(jí)具備ImA的電流驅(qū)動(dòng)能力。
[0053] 以上所述的實(shí)施例是本實(shí)用新型較佳的實(shí)施例而已，但不是用來限制本實(shí)用新 型，只要本領(lǐng)域技術(shù)人員在本實(shí)用新型的精神和原則所作的任何修改、等同變化和簡單改 換等，均列為本實(shí)用新型的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1. 一種帶隙基準(zhǔn)源電路，該電路包括第十一晶體管、第五晶體管、第三晶體管、第四晶 體管、第六晶體管及運(yùn)算放大器； 該第三晶體管、該第四晶體為二極管連接方式，且該第三晶體管、該第四晶體管構(gòu)成第 一運(yùn)放環(huán)路的一部分，該第三晶體管、該第四晶體管工作在亞閾值區(qū)； 該第四晶體管與該第五晶體管相接，該第五晶體管與該第六晶體管相接，該第五晶體 管、該第十一晶體管、該運(yùn)算放大器相接，且該第六晶體管為二極管連接方式，該第六晶體 管工作在亞閾值區(qū)，從而使該電路輸出零溫度系數(shù)的基準(zhǔn)電壓。2. 如權(quán)利要求1所述的一種帶隙基準(zhǔn)源電路，其特征在于，該電路還包括第九晶體管、 第十晶體管、第一電阻，且該第九晶體管與該第十晶體管相接，該第十晶體管與該第四晶體 管相接，該第九晶體管、第一電阻與該第三晶體管相接，且該第九晶體管、該第十晶體管、第 一電阻、該第四晶體管、該第三晶體管構(gòu)成所述第一運(yùn)放環(huán)路。3. 如權(quán)利要求2所述的一種帶隙基準(zhǔn)源電路，其特征在于，所述第九晶體管、第十晶體 管為PMOS管，所述第三晶體管、第四晶體管為NMOS管，且該第九晶體管柵極與該第十晶體 管柵極相接，該第十晶體管漏極與該第四晶體管漏極相接，該第九晶體管漏極與該第三晶 體管漏極相接。4. 如權(quán)利要求1所述的一種帶隙基準(zhǔn)源電路，其特征在于，所述運(yùn)算放大器包括第二 晶體管、第七晶體管，該第二晶體管、該第七晶體管構(gòu)成該運(yùn)算放大器的一部分，且該第二 晶體管與該第七晶體管相接，該第七晶體管與該第十一晶體管相接，且該第五晶體管、該第 i^一晶體管、該第七晶體管、該第二晶體管構(gòu)成第二運(yùn)放環(huán)路。5. 如權(quán)利要求1所述的一種帶隙基準(zhǔn)源電路，其特征在于，所述運(yùn)算放大器包括第二 晶體管、第七晶體管、第八晶體管、第一晶體管，且該第二晶體管與該第七晶體管相接，該 第七晶體管與該第八晶體管相接，該第八晶體管與該第一晶體管相接。6. 如權(quán)利要求4所述的一種帶隙基準(zhǔn)源電路，其特征在于，所述第二晶體管、第五晶體 管為NMOS輸入管，所述第七晶體管、第十一晶體管為PMOS管，且該第七晶體管和第十一晶 體管為有源負(fù)載連接方式，該第五晶體管漏極與該第十一晶體管漏極相接，該第十一晶體 管柵極與該第七晶體管柵極相接，該第七晶體管漏極與該第二晶體管漏極相接。7. 如權(quán)利要求5所述的一種帶隙基準(zhǔn)源電路，其特征在于，所述第一晶體管、第二晶體 管為NMOS輸入管，所述第七晶體管、第八晶體管為PMOS管且為有源負(fù)載，且該第一晶體管 漏極與該第八晶體管漏極相接，該第八晶體管柵極與該第七晶體管柵極相接，該第七晶體 管漏極與該第二晶體管漏極相接。8. 如權(quán)利要求7所述的一種帶隙基準(zhǔn)源電路，其特征在于，所述第一晶體管、第二晶體 管為共柵輸入級(jí)、共源輸入級(jí)中的一個(gè)；所述有源負(fù)載的連接方式為共源共柵連接方式、三 極管電流鏡連接方式中的一個(gè)。9. 如權(quán)利要求4所述的一種帶隙基準(zhǔn)源電路，其特征在于，該電路還包括第十二晶體 管，且該第十二晶體管與該第i^一晶體管相接。10. 如權(quán)利要求9所述的一種帶隙基準(zhǔn)源電路，其特征在于，所述第十二晶體管為PMOS 管，且該第十二晶體管柵極與該第i^一晶體管漏極相接，該第十二晶體管源極與該第七晶 體管源極相接。11. 如權(quán)利要求2所述的一種帶隙基準(zhǔn)源電路，其特征在于，該電路還包括第二電阻、 第三電阻，且該第一電阻第一端與該第三晶體管相接，該第一電阻第二端與該第二電阻第 一端相接，該第二電阻第二端與該第六晶體管第二端相接，該第六晶體管第一端與該第三 電阻第一端相接，并將該第三電阻第二端作為該電路的輸出端。12.如權(quán)利要求11所述的一種帶隙基準(zhǔn)源電路，其特征在于，該電路還包括第一電 容、第二電容，且該第一電容一端與該第三電阻第二端相接，另一端與該第i^一晶體管相 接，該第二電容一端與該第三電阻第二端相接，另一端與該第二電阻第一端相接。
【專利摘要】本實(shí)用新型涉及一種帶隙基準(zhǔn)源電路。該電路包括第十一晶體管、第五晶體管、第三晶體管、第四晶體管、第六晶體管、運(yùn)算放大器。第三晶體管、第四晶體為二極管連接方式。第三晶體管、第四晶體管構(gòu)成第一運(yùn)放環(huán)路的一部分，第三晶體管、第四晶體管工作在亞閾值區(qū)，從而使第三晶體管、第四晶體管電壓差為正溫度系數(shù)電壓。第四晶體管與第五晶體管相接，第五晶體管與第六晶體管相接，第五晶體管、第十一晶體管、運(yùn)算放大器相接，第六晶體管為二極管連接方式。第六晶體管工作在亞閾值區(qū)，從而使第六晶體管電壓為負(fù)溫度系數(shù)電壓，進(jìn)而使該電路輸出零溫度系數(shù)的基準(zhǔn)電壓。本實(shí)用新型可用于深亞微米工藝集成電路中。
【IPC分類】G05F3/28
【公開號(hào)】CN204904128
【申請(qǐng)?zhí)枴緾N201520614804
【發(fā)明人】胡上, 沈煜
【申請(qǐng)人】英特格靈芯片(天津)有限公司
【公開日】2015年12月23日
【申請(qǐng)日】2015年8月14日