本申請(qǐng)涉及存儲(chǔ)器
技術(shù)領(lǐng)域：
，更具體地說(shuō)，涉及一種存儲(chǔ)器編譯器拼接方法和存儲(chǔ)器。
背景技術(shù)：
：現(xiàn)有的存儲(chǔ)器編譯器在設(shè)計(jì)過(guò)程中，通常把存儲(chǔ)器劃分為各個(gè)功能模塊(leafcell)，功能模塊中的電路尺寸依據(jù)陣列的最壞情況而定。然后用程序根據(jù)配置參數(shù)，拼接各個(gè)功能模塊，最終將多個(gè)功能模塊組合成一個(gè)存儲(chǔ)器。在這個(gè)過(guò)程中，存儲(chǔ)器中的大尺寸器件都是依據(jù)陣列的最壞情況下設(shè)定的，不能追蹤陣列的行數(shù)和列數(shù)的變化，因此，采用現(xiàn)有技術(shù)中的技術(shù)方案生成的存儲(chǔ)器的面積(Performance,power,area—簡(jiǎn)稱PPA)浪費(fèi)，同時(shí)也會(huì)增大存儲(chǔ)器功耗。技術(shù)實(shí)現(xiàn)要素：有鑒于此，本申請(qǐng)?zhí)峁┮环N存儲(chǔ)器編譯器拼接方法，用于解決現(xiàn)有技術(shù)中存儲(chǔ)器的面積浪費(fèi)的問(wèn)題。為了實(shí)現(xiàn)上述目的，現(xiàn)提出的方案如下：一種存儲(chǔ)器編譯器拼接方法，包括：確定信號(hào)由字線驅(qū)動(dòng)到最遠(yuǎn)端存儲(chǔ)單元的延時(shí)時(shí)間與存儲(chǔ)單元的列數(shù)n以及字線驅(qū)動(dòng)的驅(qū)動(dòng)MOS的Fin的數(shù)目nWLD之間的函數(shù)關(guān)系，其中所述nWLD為一離散數(shù)；將所述n列存儲(chǔ)單元均分為預(yù)設(shè)段，在nWLD的取值范圍內(nèi)，依據(jù)所述函數(shù)關(guān)系計(jì)算每段存儲(chǔ)單元的最小延時(shí)時(shí)間，當(dāng)所述最小延時(shí)時(shí)間小于第一預(yù)設(shè)值時(shí)，獲取所述最小延時(shí)時(shí)間對(duì)應(yīng)的nWLD，記為優(yōu)選取值，所述優(yōu)選取值 即為所述存儲(chǔ)器中字線驅(qū)動(dòng)和每?jī)啥未鎯?chǔ)單元之間的緩沖器的驅(qū)動(dòng)MOS的Fin個(gè)數(shù)；拼裝Fin為優(yōu)選取值的字線驅(qū)動(dòng)和緩沖器的版圖。優(yōu)選的，上述存儲(chǔ)器編譯器拼接方法，還包括：當(dāng)所述最小延時(shí)時(shí)間不小于第一預(yù)設(shè)值時(shí)，所述n列存儲(chǔ)單元的均分段數(shù)加1，直至在nWLD的取值范圍內(nèi)，每段存儲(chǔ)單元的最小延時(shí)時(shí)間小于第一預(yù)設(shè)值。優(yōu)選的，上述存儲(chǔ)器編譯器拼接方法中，所述信號(hào)由存儲(chǔ)器字線驅(qū)動(dòng)到最遠(yuǎn)端存儲(chǔ)單元的延時(shí)時(shí)間與存儲(chǔ)單元的列數(shù)n以及字線驅(qū)動(dòng)MOS的Fin的數(shù)目nWLD之間的函數(shù)關(guān)系，為：t0=a*b+nnWLDa*CC_WL+(n+1)n2RC_WLCC_WL=f(nWLD,n);]]>其中，t0為信號(hào)由存儲(chǔ)器字線驅(qū)動(dòng)到最遠(yuǎn)端存儲(chǔ)單元的延時(shí)時(shí)間，RC_WL為存儲(chǔ)單元位線的電阻值，CC_WL為存儲(chǔ)單元位線的電容值，a和b為常數(shù)。優(yōu)選的，上述存儲(chǔ)器編譯器拼接方法中，還包括：對(duì)所述存儲(chǔ)器編譯器的行數(shù)m進(jìn)行追蹤，具體為：計(jì)算存儲(chǔ)器的上拉PMOS的電阻阻值RC_PU與寫驅(qū)動(dòng)的電阻阻值RWRD和m行存儲(chǔ)單元的電阻阻值RC_BL之和的比值T，其中，所述；所述nWRD為寫驅(qū)動(dòng)的NMOS的Fin的個(gè)數(shù)，c為固定值；在nWRD的取值范圍內(nèi)，計(jì)算使得所述比值T大于第二預(yù)設(shè)值的寫驅(qū)動(dòng)的NMOS的最小Fin的個(gè)數(shù)，記為nWRD1；拼裝Fin為nWRD1的寫驅(qū)動(dòng)的版圖。優(yōu)選的，上述存儲(chǔ)器編譯器拼接方法中，還包括：采用時(shí)序控制電路對(duì)所述存儲(chǔ)器編譯器的行數(shù)m和列數(shù)n進(jìn)行追蹤，具體為：確定存儲(chǔ)器的時(shí)序控制電路的延時(shí)t1與反相器驅(qū)動(dòng)的功能模塊個(gè)數(shù)p以及反相器的Fin的數(shù)目nDriver之間的函數(shù)關(guān)系，其中所述nDriver為一離散數(shù)；求在所述nDriver的取值范圍內(nèi)，使得所述延時(shí)t1滿足時(shí)序要求時(shí)的Fin的最小數(shù)目，記為nDriver1；拼裝Fin為nDriver1的時(shí)序控制電路版圖。優(yōu)選的，上述存儲(chǔ)器編譯器拼接方法中，所述時(shí)序控制電路的延時(shí)t1與反相器驅(qū)動(dòng)的功能模塊個(gè)數(shù)p以及反相器的Fin的數(shù)目nDriver之間的函數(shù)關(guān)系為t1=d*e+pnDriverd*Cleafcell+(p+1)p2RleafcellCleafcell,]]>其中，所述d、e為固定值，所述Cleafcell為反相器所驅(qū)動(dòng)的功能模塊的電容，所述Rleafcell為反相器所驅(qū)動(dòng)的功能模塊的連線電阻。一種存儲(chǔ)器，所述存儲(chǔ)器為采用上述任意一項(xiàng)存儲(chǔ)器編譯器拼接方法拼裝而成的存儲(chǔ)器。從上述的技術(shù)方案可以看出，本申請(qǐng)公開的存儲(chǔ)器編譯器拼接方法中，通過(guò)對(duì)所述存儲(chǔ)器編譯器的列數(shù)n進(jìn)行追蹤，使得存儲(chǔ)單元的WLDriver和Buffer的Fin的個(gè)數(shù)均為最優(yōu)值，使得所述WLDriver和Buffer的尺寸最優(yōu)，因此增強(qiáng)了存儲(chǔ)器的面積利用率，減小了面積浪費(fèi)。附圖說(shuō)明為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。圖1為現(xiàn)有3D晶體管的結(jié)構(gòu)圖；圖2為本申請(qǐng)實(shí)施例公開的存儲(chǔ)器編譯器中的WLDriver的長(zhǎng)連線模型；圖3為本申請(qǐng)實(shí)施例公開的對(duì)存儲(chǔ)器編譯器的列數(shù)進(jìn)行跟蹤的方法的流程圖；圖4為存儲(chǔ)器編譯器的寫驅(qū)動(dòng)WriteDriver最壞情況的長(zhǎng)線模型圖；圖5為本申請(qǐng)實(shí)施例公開的對(duì)存儲(chǔ)器編譯器的行數(shù)m進(jìn)行跟蹤的方法流程圖；圖6為存儲(chǔ)器的時(shí)序追蹤電路的結(jié)構(gòu)圖；圖7為時(shí)序追蹤電路中的大尺寸反相器的長(zhǎng)連線模型圖；圖8為本申請(qǐng)實(shí)施例公開的采用時(shí)序控制電路對(duì)所述存儲(chǔ)器編譯器的行數(shù)m和列數(shù)n進(jìn)行追蹤的流程圖。具體實(shí)施方式針對(duì)于現(xiàn)有技術(shù)中的存儲(chǔ)器功能模塊中的電路尺寸依據(jù)陣列的最壞情況而定，從而造成存儲(chǔ)器的面積浪費(fèi)的問(wèn)題，本申請(qǐng)公開了一種存儲(chǔ)器編譯器拼接方法和存儲(chǔ)器。下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。在鰭式場(chǎng)效晶體管(FinField-EffectTransistor，F(xiàn)inFET)工藝下，MOS器件的溝道長(zhǎng)度固定，寬度只能數(shù)量化的取值。因此用戶可以定制MOS器件的尺寸，可以對(duì)MOS器件進(jìn)行計(jì)算機(jī)控制。因此原有的存儲(chǔ)器編譯器設(shè)計(jì)技術(shù)可以在FinFET工藝下進(jìn)行優(yōu)化改革。如圖1所示，圖1中的FinFET器件為3D晶體管(MOS管)，參見(jiàn)圖1中的3D晶體管的溝道長(zhǎng)度為固定值，寬度只能量子化的取值，因此所述MOS管的尺寸由Fin的總個(gè)數(shù)決定：FinSum＝Fin1Finger*Finger，MOS管的尺寸就是一個(gè)離散的函數(shù)，這樣就可以方便用計(jì)算機(jī)進(jìn)行處理，控制版圖排列，進(jìn)行拼裝MOS管。存儲(chǔ)器編譯器中的字線驅(qū)動(dòng)(WLDriver)、寫驅(qū)動(dòng)(WriteDriver)、時(shí)序追蹤電路(TrackingPath)中設(shè)置有大尺寸器件，所述WLDriver用于驅(qū)動(dòng)存儲(chǔ)陣列中存儲(chǔ)單元的字線，所述WriteDriver用于驅(qū)動(dòng)存儲(chǔ)陣列中存儲(chǔ)單元的位線，所述TrackingPath用于控制存儲(chǔ)器的時(shí)序，申請(qǐng)人通過(guò)研究發(fā)現(xiàn)利用FinFET器件尺寸離散化的特性，可使得大尺寸器件的尺寸對(duì)行數(shù)和列數(shù)進(jìn)行追蹤，從而使得減少存儲(chǔ)器的面積浪費(fèi)成為可能。圖2為本申請(qǐng)實(shí)施例公開的存儲(chǔ)器編譯器中的WLDriver的長(zhǎng)連線模型。其中，圖2中所示RWLD為WLDriver驅(qū)動(dòng)MOS的電阻，CWLD為WLDriver驅(qū)動(dòng)MOS 的電容，RC_WL為存儲(chǔ)單元位線的電阻，CC_WL為存儲(chǔ)單元位線的電容，WLDriver一共驅(qū)動(dòng)n列存儲(chǔ)單元，所述t0為信號(hào)由WLDriver到最遠(yuǎn)端的存儲(chǔ)單元的延時(shí)時(shí)間，所述t0＝f(nWLD,n)，其中，所述nWLD為WLDriver驅(qū)動(dòng)MOS的Fin的總目數(shù)，且所述nWLD為一離散數(shù)。基于所述信號(hào)由WLDriver到最遠(yuǎn)端的存儲(chǔ)單元的延時(shí)時(shí)間t0與所述WLDriver驅(qū)動(dòng)MOS的Fin的總目數(shù)nWLD和存儲(chǔ)單元的列數(shù)n之間的函數(shù)關(guān)系，本申請(qǐng)公開了一種存儲(chǔ)器編譯器拼接方法，通過(guò)對(duì)存儲(chǔ)器編譯器的列數(shù)進(jìn)行追蹤，達(dá)到優(yōu)化存儲(chǔ)器編譯器的PPA的目的。圖3為本申請(qǐng)實(shí)施例公開的對(duì)存儲(chǔ)器編譯器的列數(shù)進(jìn)行跟蹤的方法。參見(jiàn)圖1，該方法包括：對(duì)所述存儲(chǔ)器編譯器的列數(shù)n進(jìn)行追蹤，具體為：步驟S301：確定信號(hào)由字線驅(qū)動(dòng)到最遠(yuǎn)端存儲(chǔ)單元的延時(shí)時(shí)間t0與存儲(chǔ)單元的列數(shù)n以及字線驅(qū)動(dòng)的驅(qū)動(dòng)MOS的Fin的數(shù)目nWLD之間的函數(shù)關(guān)系；步驟S302：將所述n列存儲(chǔ)單元均分為i段，i＝1；步驟S303：在nWLD的取值范圍內(nèi)，計(jì)算得到n/i列存儲(chǔ)單元的最小延時(shí)時(shí)間tn/i；步驟S304：判斷所述最小延時(shí)時(shí)間tn/i是否小于第一預(yù)設(shè)值ttarget，如果是執(zhí)行步驟S306，如果否，執(zhí)行步驟S305，所述第一預(yù)設(shè)值ttarget的大小依據(jù)用戶需求而定：步驟S305：使得i＝i+1，繼續(xù)執(zhí)行步驟S303；在nWLD的取值范圍內(nèi)，繼續(xù)計(jì)算得到n/i列存儲(chǔ)單元的最小延時(shí)時(shí)間tn/i，直至判斷所述最小延時(shí)時(shí)間tn/i小于所述第一預(yù)設(shè)值ttarget；步驟S306：如果所述最小延時(shí)時(shí)間tn/i小于第一預(yù)設(shè)值ttarget，獲取使得所述最小延時(shí)時(shí)間tn/i為最小值時(shí)對(duì)應(yīng)的的字線驅(qū)動(dòng)MOS的Fin的數(shù)目(nWLD)，記為nmeet；步驟S307：在每?jī)啥未鎯?chǔ)單元之間插入一緩沖器Buffer，字線驅(qū)動(dòng)和每個(gè)所述緩沖器Buffer的驅(qū)動(dòng)的Fin個(gè)數(shù)為nmeet；步驟S308：拼裝Fin為nmeet的字線驅(qū)動(dòng)和緩沖器的版圖。圖3所示，首先nWLD在Fin的個(gè)數(shù)許可取值范圍內(nèi)，得到n個(gè)存儲(chǔ)單元的最小延時(shí)，如果小于目標(biāo)(第一預(yù)設(shè)值)ttarget，則在取值范圍內(nèi)求滿足約束條件的最小的Fin取值；如果大于第一預(yù)設(shè)值ttarget，則進(jìn)行平均分段，求每段最小延時(shí)，并將每段最小延時(shí)與第一預(yù)設(shè)值ttarget進(jìn)行比對(duì)，若小于第一預(yù)設(shè)值ttarget，則求滿足約束條件的最小Fin值，否則繼續(xù)分段下去直至滿足目標(biāo)約束條件(每段最小延時(shí)小于第一預(yù)設(shè)值ttarget)為止。這樣一直選擇到滿足條件的分段數(shù)和Fin的取值，一直選擇最優(yōu)的結(jié)果，因此每段合起來(lái)整體的延時(shí)則在滿足約束條件下也是最小的。其中，上述方法可以稱之為貪心算法，對(duì)于這個(gè)對(duì)貪心選擇的迭代可以用模擬仿真進(jìn)行求解，在Fin的有限、離散的取值下，運(yùn)行仿真得到對(duì)應(yīng)的延時(shí)，將得到的延時(shí)與第一預(yù)設(shè)值進(jìn)行比對(duì)，若小于第一與設(shè)置，則結(jié)束掉仿真，然后對(duì)延時(shí)進(jìn)行運(yùn)算；若大于第一預(yù)設(shè)值，則對(duì)所述n列存儲(chǔ)單元進(jìn)行分段，繼續(xù)在離散的取值下，仿真得到每段存儲(chǔ)單元對(duì)應(yīng)的延時(shí)，后繼的迭代以此類推，直至每段存儲(chǔ)單元對(duì)應(yīng)的延時(shí)小于第一預(yù)設(shè)值時(shí)為止。然后每?jī)啥未鎯?chǔ)單元之間插入以緩沖器Buffer，F(xiàn)in的取值決定WLDriver和Buffer的尺寸。不同的列數(shù)(n)得到對(duì)應(yīng)的分段數(shù)和Fin的取值nmeet，通過(guò)計(jì)算機(jī)生成對(duì)應(yīng)的WLDriver和Buffer的版圖，這樣存儲(chǔ)器編譯器就可以追蹤列數(shù)的變化，使得每個(gè)存儲(chǔ)器的WLDriver的PPA都會(huì)最優(yōu)。參見(jiàn)本申請(qǐng)上述實(shí)施例公開的，對(duì)所述存儲(chǔ)器編譯器的列數(shù)n進(jìn)行追蹤的方法，存儲(chǔ)單元的WLDriver和Buffer的Fin的個(gè)數(shù)均為最優(yōu)值，從而使得所述WLDriver和Buffer的尺寸最優(yōu)，從而增強(qiáng)了存儲(chǔ)器的面積利用率，減小了面積浪費(fèi)?？梢岳斫獾氖牵瑓⒁?jiàn)圖2，所述由存儲(chǔ)器字線驅(qū)動(dòng)到最遠(yuǎn)端存儲(chǔ)單元的延時(shí)時(shí)間t0與存儲(chǔ)單元的列數(shù)n以及字線驅(qū)動(dòng)MOS的Fin的數(shù)目nWLD之間的函數(shù)關(guān)系，為：t0=RWLDCWLD+(RWLD+RC_WL)CC_WL+(RWLD+2RC_WL)CC_WL+...+(RWLD+nRC_WL)CC_WL=RWLDCWLD+nRWLDCC_WL+(n+1)n2RC_WLCC_WL]]>設(shè)其中CWLD＝bnWLD，所述a、b為常數(shù)，則：t0=a*b+nnWLDa*CC_WL+(n+1)n2RC_WLCC_WL=f(nWLD,n);]]>其中RC_WL為存儲(chǔ)單元位線的電阻值，CC_WL為存儲(chǔ)單元位線的電容值；因此，可求得所述t0與n和nWLD之間的函數(shù)關(guān)系式為：t0=a*b+nnWLDa*CC_WL+(n+1)n2RC_WLCC_WL=f(nWLD,n).]]>圖4為存儲(chǔ)器編譯器的寫驅(qū)動(dòng)WriteDriver最壞情況的長(zhǎng)線模型圖。其中，所示RC_PU為存儲(chǔ)單元的上拉PMOS的電阻，RC_BL為存儲(chǔ)單元BL的電阻，CC_BL為存儲(chǔ)單元位線BL(bitline)的電容，RWRD為寫驅(qū)動(dòng)(WriteDriver)的電阻，m為存儲(chǔ)單元的行數(shù)。當(dāng)需要把存儲(chǔ)單元寫翻轉(zhuǎn)時(shí)，電阻的比例需要滿足條件：其中所述λflip為第二預(yù)設(shè)值。其中，若所述WriteDriver的NMOS的Fin的個(gè)數(shù)為nWRD，則，所述所述c為常數(shù)，則上述公式可變形為：圖5為本申請(qǐng)實(shí)施例公開的對(duì)存儲(chǔ)器編譯器的行數(shù)m進(jìn)行跟蹤的方法流程圖?？梢岳斫獾氖?，為了進(jìn)一步優(yōu)化存儲(chǔ)器的PPA，在上述對(duì)所述存儲(chǔ)器編譯器的列數(shù)n進(jìn)行追蹤的基礎(chǔ)上，還可以對(duì)存儲(chǔ)器編譯器的行數(shù)m進(jìn)行跟蹤，參見(jiàn)圖4和圖5，其具體過(guò)程為：步驟S501：計(jì)算存儲(chǔ)器的上拉PMOS的電阻阻值RC_PU與寫驅(qū)動(dòng)的電阻阻值RWRD和m行存儲(chǔ)單元的電阻阻值RC_BL之和的比值T；步驟S502：在nWRD的取值范圍內(nèi)，計(jì)算使得所述比值T大于第二預(yù)設(shè)值的寫驅(qū)動(dòng)的NMOS的最小Fin的個(gè)數(shù)，記為nWRD1；步驟S503：拼裝Fin為nWRD1的寫驅(qū)動(dòng)的版圖?？梢?jiàn)，通過(guò)設(shè)置對(duì)所述存儲(chǔ)器編輯器的寫驅(qū)動(dòng)的具體結(jié)構(gòu)進(jìn)行分析，得到所述存儲(chǔ)器的上拉PMOS的電阻阻值RC_PU與寫驅(qū)動(dòng)的電阻阻值RWRD和m行 存儲(chǔ)單元的電阻阻值RC_BL之和的比值T，同時(shí)，分析得到所述寫驅(qū)動(dòng)的電阻阻值RWRD與所述WriteDriver的NMOS的Fin的個(gè)數(shù)nWRD之間的關(guān)系，從而通過(guò)帶入得到，所述WriteDriver的NMOS的Fin的個(gè)數(shù)nWRD與所述比值T之間的關(guān)系，通過(guò)分析計(jì)算即可得到使得所述比值T滿足預(yù)設(shè)條件時(shí)的最小nWRD的取值，從而達(dá)到對(duì)儲(chǔ)器編譯器的行數(shù)m進(jìn)行追蹤的目的，使得所述WriteDriver的尺寸為最優(yōu)，從而進(jìn)一步增強(qiáng)了存儲(chǔ)器的面積利用率，減小了面積浪費(fèi)。圖6為存儲(chǔ)器的時(shí)序追蹤電路的結(jié)構(gòu)圖。其中，圖中Cell存儲(chǔ)器功能模塊，所述WLFMS為WL信號(hào)的時(shí)序觸發(fā)器，所述SAFSM為SAEN信號(hào)的時(shí)序觸發(fā)器。參見(jiàn)圖6，所述時(shí)序追蹤電路在工作時(shí)，當(dāng)所示CK端獲取到時(shí)鐘信號(hào)的上升沿時(shí)，觸發(fā)WLEN置為‘1’，使得所示DWL也置為‘1’開啟反相器，RBL開始放電，最終使得WL_END變?yōu)椤?’重置WLFSM，相應(yīng)的WLEN置‘0’，DWL置‘0’，RBL恢復(fù)為‘1’，WL_END置‘0’，結(jié)束WL的時(shí)序追蹤；當(dāng)WL_END置為‘1’時(shí)，開啟SA的時(shí)序追蹤，SAEN置‘1’，SA_END置‘1’重置SAFSM使得SAEN為‘0’，然后SA_END也變?yōu)椤?’，結(jié)束SA的時(shí)序追蹤。驅(qū)動(dòng)WLEN的反相器驅(qū)動(dòng)一條長(zhǎng)連線，其信號(hào)延時(shí)受存儲(chǔ)器中存儲(chǔ)陣列的行數(shù)(m)的影響；驅(qū)動(dòng)RBL的反相器驅(qū)動(dòng)一條長(zhǎng)連線，延時(shí)同樣受存儲(chǔ)器中存儲(chǔ)陣列的行數(shù)(m)的影響；驅(qū)動(dòng)SAEN的反相器驅(qū)動(dòng)長(zhǎng)連線，延時(shí)受存儲(chǔ)器中存儲(chǔ)陣列的列數(shù)(n)的影響；驅(qū)動(dòng)SA_END的反相器驅(qū)動(dòng)長(zhǎng)連線，延時(shí)同樣受存儲(chǔ)器中存儲(chǔ)列數(shù)(n)的影響。且上述這些反相器均為大尺寸器件，影響存儲(chǔ)器的整體時(shí)序?，F(xiàn)有的存儲(chǔ)器編譯器的時(shí)序追蹤電路只對(duì)陣列的最壞情況進(jìn)行設(shè)計(jì)，這樣導(dǎo)致陣列其他情況下的時(shí)序追蹤并不是最適合的，使得時(shí)序追蹤電路的PPA不是最優(yōu)的，增加了存儲(chǔ)器的面積浪費(fèi)。圖7為時(shí)序追蹤電路中的大尺寸反相器的長(zhǎng)連線模型。針對(duì)于存儲(chǔ)器中時(shí)序追蹤電路的PPA不是最優(yōu)的問(wèn)題，申請(qǐng)人建立了如圖7所示的長(zhǎng)連線模型，其中，所示RDriver為驅(qū)動(dòng)反相器的MOS電阻，所示CDriver為驅(qū)動(dòng)反相器的MOS電容，所述Rleafcell為存儲(chǔ)器功能模塊的連線電阻，所述Cleafcell為存儲(chǔ)器功能模塊的電容，所述p為驅(qū)動(dòng)反相器所連接的存儲(chǔ)器 功能模塊的個(gè)數(shù)，所述延時(shí)t1為由驅(qū)動(dòng)反相器到驅(qū)動(dòng)反相器所連接的最遠(yuǎn)功能模塊的延時(shí)時(shí)間。通過(guò)計(jì)算分析可得，所述延時(shí)：t1=RDriverCDriver+(RDriver+Rleafcell)Cleafcell+(RDriver+2Rleafcell)Cleafcell+...+(RDriver+pRleafcell)Cleafcell=RDriverCDriver+pRDriverCleafcell+(p+1)p2RleafcellCleafcell]]>設(shè)上述長(zhǎng)連線中驅(qū)動(dòng)MOS的Fin的數(shù)目為nDriver，則所述CDriver＝e*nDriver，所述d、e為常數(shù)。則上述公式可變形為：t1=d*e+pnDriverd*Cleafcell+(p+1)p2RleafcellCleafcell=f(nDriver,p);]]>通過(guò)上述公式，在所述在nDriver的取值范圍內(nèi)，求得滿足延時(shí)要求的最小的驅(qū)動(dòng)MOS的尺寸，并拼裝成相對(duì)應(yīng)的版圖，從而使得上述長(zhǎng)連線驅(qū)動(dòng)的PPA就是優(yōu)化的，這個(gè)求解過(guò)程可以用模擬仿真求解：在離散的nDriver的尺寸取值范圍內(nèi)，仿真測(cè)量對(duì)應(yīng)尺寸的延時(shí)t值，比較時(shí)序要求，得到滿足條件得最小尺寸的nDriver，并拼裝相應(yīng)的版圖。因此追蹤時(shí)序追蹤電路的行數(shù)和列數(shù)的變化，生成的每個(gè)存儲(chǔ)器的時(shí)序追蹤電路都是自洽的，從而減小存儲(chǔ)器的面積浪費(fèi)。具體的，參見(jiàn)圖8，本申請(qǐng)上述實(shí)施例中采用時(shí)序控制電路對(duì)所述存儲(chǔ)器編譯器的行數(shù)m和列數(shù)n進(jìn)行追蹤的方法，具體可為：步驟S801：確定存儲(chǔ)器的時(shí)序控制電路的延時(shí)t1與反相器驅(qū)動(dòng)的功能模塊個(gè)數(shù)p以及反相器的Fin的數(shù)目nDriver之間的函數(shù)關(guān)系，其中所述nDriver為一離散數(shù)；步驟S802：求在所述nDriver的取值范圍內(nèi)，使得所述延時(shí)t1為滿足預(yù)設(shè)條件時(shí)的Fin的最小數(shù)目，記為nDriver1，即使得所述t1小于預(yù)定值時(shí)Fin的最小數(shù)目；步驟S803：拼裝Fin為nDriver1的時(shí)序控制電路版圖?？梢岳斫獾氖牵瑢?duì)應(yīng)于本申請(qǐng)上述實(shí)施例公開的方法，本申請(qǐng)還公開了一種采用上述任意一種方法制成的存儲(chǔ)器。一種存儲(chǔ)器，其特征在于，所述存儲(chǔ)器為采用上述權(quán)利要求1-5任意一項(xiàng)存儲(chǔ)器編譯器拼接方法拼裝而成的存儲(chǔ)器?？梢岳斫獾氖?，本申請(qǐng)實(shí)施例公開的存儲(chǔ)器可以采用存儲(chǔ)器中的WLDriver對(duì)存儲(chǔ)器的列數(shù)進(jìn)行追蹤和/或采用WriterDriver對(duì)存儲(chǔ)器的行數(shù)進(jìn)行追蹤和/或采用時(shí)序控制電路對(duì)行數(shù)和列數(shù)都進(jìn)行追蹤，因此能夠?qū)Υ鎯?chǔ)器中的大尺寸器件進(jìn)行追蹤定制，從而使得每個(gè)存儲(chǔ)器的整體PPA為最優(yōu)。本說(shuō)明書中各個(gè)實(shí)施例采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說(shuō)明的都是與其他實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似部分互相參見(jiàn)即可。對(duì)所公開的實(shí)施例的上述說(shuō)明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。當(dāng)前第1頁(yè)1 2 3