本發(fā)明涉及微電子領(lǐng)域中的集成電路設(shè)計(jì)
技術(shù)領(lǐng)域：
：，特別是一種利用進(jìn)位鏈的工藝映射方法。
背景技術(shù)：
：：FPGA是一種具有豐富硬件資源、強(qiáng)大并行處理能力和靈活可重配置能力的邏輯器件。這些特征使得FPGA在數(shù)據(jù)處理、通信、網(wǎng)絡(luò)等很多領(lǐng)域得到了越來越多的廣泛應(yīng)用。目前，在現(xiàn)場(chǎng)可編程邏輯門陣列(FieldProgrammableGateArray,FPGA)應(yīng)用中，要求集成電路具有可編程或可配置的互連網(wǎng)絡(luò)，邏輯門通過可配置的互連網(wǎng)絡(luò)而彼此連接。作為獨(dú)立芯片或系統(tǒng)中核心部分起作用的FPGA已經(jīng)廣泛被應(yīng)用于大量微電子設(shè)備中。廣義的FPGA的邏輯門的定義，不單指簡(jiǎn)單的與非門，也指具有可配置功能的組合邏輯與時(shí)序邏輯的邏輯單元(LE,LogicElement)或由多個(gè)邏輯單元互連而組成的邏輯塊?，F(xiàn)有技術(shù)的工藝映射方法會(huì)將與、或邏輯映射到查找表上，如圖1所示，圖1為現(xiàn)有技術(shù)中將與、或邏輯映射到查找表上的示意圖。圖中a1、a2、a3、a4、a5、a6的與、或邏輯，它們分別與6輸入的查找表(Lookuptable-LUT)的輸入端相連，并輸出與、或邏輯結(jié)果X。然而對(duì)于較長(zhǎng)寬度的與、或邏輯，這種利用查找表的實(shí)現(xiàn)方法相對(duì)要占用較多的邏輯資源及需要較長(zhǎng)的延時(shí)。技術(shù)實(shí)現(xiàn)要素：本發(fā)明的目的是針對(duì)現(xiàn)有技術(shù)的缺陷，提供了一種利用進(jìn)位鏈的工藝映射方法。本發(fā)明通過使用查找表與加法器相結(jié)合的工藝映射方法實(shí)現(xiàn)對(duì)較長(zhǎng)寬度與或邏輯的工藝映射，能夠節(jié)省芯片邏輯資源，同時(shí)可大幅降低實(shí)現(xiàn)該邏輯的延時(shí)。本發(fā)明提供一種利用進(jìn)位鏈的工藝映射方法，所述方法包括：FPGA包括多個(gè)邏輯單元，一個(gè)邏輯單元包括多個(gè)邏輯片；將FPGA的一個(gè)邏輯單元LE上的一個(gè)邏輯片LP中多 輸入查找表的輸出端連接至第一加法器的第二加數(shù)輸入端；將所述第一加法器的進(jìn)位輸入端和第一加數(shù)輸入端各自輸入1個(gè)比特信號(hào)；所述第一加法器進(jìn)位輸出端輸出進(jìn)位輸出信號(hào)。優(yōu)選地，所述方法還包括：將所述第一加法器的進(jìn)位輸出端連接至第二加法器的進(jìn)位輸入端；將所述第二加法器的第二加數(shù)輸入端連接至另一個(gè)多輸入的查找表的輸出端；并將所述第二加法器的第一加數(shù)輸入端輸入1個(gè)比特信號(hào)；所述第二加法器的進(jìn)位輸出端輸出進(jìn)位輸出信號(hào)。優(yōu)選地，所述一個(gè)邏輯單元LE中包括多個(gè)所述邏輯片LP。優(yōu)選地，所述一個(gè)邏輯片LP中包括多個(gè)多輸入的查找表，多個(gè)加法器；其中，加法器的進(jìn)位輸出端與另一個(gè)加法器的進(jìn)位輸入端相連構(gòu)成2位的進(jìn)位鏈，多個(gè)加法器依次相連構(gòu)成多位的進(jìn)位鏈。優(yōu)選地，一個(gè)或多個(gè)所述邏輯片LP中的查找表和加法器組合實(shí)現(xiàn)長(zhǎng)寬度的與、或邏輯。優(yōu)選地，所述1個(gè)比特信號(hào)為0或1。優(yōu)選地，所述FPGA具體為CME-C1系列的器件。優(yōu)選地，所述多輸入的查找表為6輸入。優(yōu)選地，所述第二加法器與所述另一個(gè)多輸入的查找表同在一個(gè)邏輯片中；該邏輯片與所述第一加法器所在的邏輯片可以是同一邏輯片，也可以是不同的邏輯片。本發(fā)明通過使用查找表與加法器相結(jié)合的工藝映射方法實(shí)現(xiàn)對(duì)較長(zhǎng)寬度與或邏輯的工藝映射，能夠節(jié)省芯片邏輯資源，同時(shí)可大幅降低實(shí)現(xiàn)該邏輯的延時(shí)。附圖說明為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為現(xiàn)有技術(shù)中將與、或邏輯映射到查找表上的示意圖；圖2為本發(fā)明實(shí)施例提供的查找表與加法器組合示意圖；圖3為本發(fā)明實(shí)施例提供的CME-C1構(gòu)架中PLBR示意圖；圖4為本發(fā)明實(shí)施例提供的一種基本邏輯單元示意圖；圖5為現(xiàn)有技術(shù)中48位邏輯與的示意圖；圖5-1為現(xiàn)有的工藝映射技術(shù)中利用查找表實(shí)現(xiàn)48位邏輯與的示意圖；圖5-2為本發(fā)明實(shí)施例提供的利用查找表和加法器實(shí)現(xiàn)48位邏輯與的示意圖；圖6為現(xiàn)有技術(shù)中48位邏輯或的示意圖；圖6-1為現(xiàn)有的工藝映射技術(shù)中利用查找表實(shí)現(xiàn)48位邏輯或的示意圖；圖6-2為本發(fā)明實(shí)施例提供的利用查找表和加法器實(shí)現(xiàn)48位邏輯或的示意圖。具體實(shí)施方式為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。本發(fā)明提供了一種利用進(jìn)位鏈的工藝映射方法。本發(fā)明通過使用查找表與加法器相結(jié)合的工藝映射方法實(shí)現(xiàn)對(duì)較長(zhǎng)寬度與或邏輯的工藝映射，能夠節(jié)省芯片邏輯資源，同時(shí)可大幅降低實(shí)現(xiàn)該邏輯的延時(shí)。本發(fā)明下述實(shí)施例中的方法是基于CME-C1系列FPGA器件實(shí)現(xiàn)的,為更好的理解本發(fā)明實(shí)施例提供的技術(shù)方案，首先對(duì)FPGA器件的架構(gòu)進(jìn)行簡(jiǎn)單說明。CME-C1型號(hào)FPGA芯片中分為可編程邏輯模塊PLB(ProgrammableLogicBlock)和帶本地存儲(chǔ)器的可編程邏輯模塊PLBR(ProgrammableLogicBlockLocalmemorylram),在芯片中PLBR與PLB所占的比例為1:1，但是PLBR所占的面積大。圖3為本發(fā)明實(shí)施例提供的CME-C1構(gòu)架中PLBR示意圖。如圖所示，一個(gè)帶本地存儲(chǔ)器的可編程邏輯塊PLBR中，包括8個(gè)6輸入的查找表分別為L(zhǎng)UT0、LUT1、LUT2、LUT3、LUT4、LUT5、LUT6、LUT7。其中有4個(gè)是帶本地存儲(chǔ)器的查找表，分別為L(zhǎng)UT0、LUT2、LUT4、LUT6；還包括8個(gè)加法器、16個(gè)寄存器，寄存器分別為Q0、Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10、Q11、Q12、Q13、Q14、Q15。如圖所示，PLBR還包括查 找表LUT、寄存器、加法器等基本單元之間的連線資源。具體地，如圖LUT0、LUT1的連線關(guān)系所示，查找表LUT內(nèi)部包括兩個(gè)5輸入的查找表LUT5；有x、xy、shiftout三個(gè)輸出端，其中xy輸出端為L(zhǎng)UT的輸出端，x為5輸入的查找表的輸出端。當(dāng)LUT模塊作為一位寄存器使用時(shí)，使用shiftout輸出端。LUT0的xy輸出端口連線通過多路復(fù)用器mux_b0連接到加法器的第二加速輸入端b0上；加法器的進(jìn)位輸出端輸出進(jìn)位信號(hào)C1。LUT1的xy輸出端口連線通過多路復(fù)用器mux_b1連接到加法器的第二加速輸入端b1上，該加法器的進(jìn)位輸入信號(hào)為C1，進(jìn)位輸出端輸出進(jìn)位信號(hào)C2。為更好的理解本發(fā)明實(shí)施例提供的技術(shù)方案，圖4為本發(fā)明實(shí)施例提供的一種基本邏輯單元示意圖。如圖4所示，CME-C1型號(hào)的現(xiàn)場(chǎng)可編程邏輯門陣列(FieldProgrammableGateArray,FPGA)的架構(gòu)中，一個(gè)基本邏輯單元的示意圖。一個(gè)基本邏輯單元(LogicElement,LE)包括4個(gè)基本的可編程邏輯片(LP，LogicParcel)，也就是LP0、LP1、LP2、LP3。一個(gè)基本的邏輯片包括2個(gè)6輸入的查找表(Lookuptable-LUT)、2個(gè)加法器(Adder-ADD)、4個(gè)寄存器(Register-Reg)。圖2為本發(fā)明實(shí)施例提供的查找表與加法器組合示意圖。如圖2所示，查找表LUT的6個(gè)輸入端，分別輸入a1、a2、a3、a4、a5、a6；查找表的輸出端與加法器的第二加數(shù)輸入端a端口相連。具體地，第一加數(shù)輸入端b端口與進(jìn)位輸入端Ci各自輸入1比特信號(hào)。該1比特信號(hào)為0或1。并輸出進(jìn)位輸出信號(hào)Co和和數(shù)sum。需要說明的是，在本發(fā)明下述實(shí)施例中不用到sum端口，因此，并未畫出。本發(fā)明提供一種利用進(jìn)位鏈的工藝映射方法，所述方法包括：將FPGA的一個(gè)邏輯單元LE上的一個(gè)邏輯片LP中多輸入查找表的第一輸出端連接至第一加法器的第二加數(shù)輸入端；將所述第一加法器的進(jìn)位輸入端和第一加數(shù)輸入端各自輸入1個(gè)比特信號(hào)；所述第一加法器進(jìn)位輸出端輸出進(jìn)位輸出信號(hào)。具體地，上述方法還包括：將所述第一加法器的進(jìn)位輸出端連接至第二加法器的進(jìn)位輸入端；將所述第二加法器的第二加數(shù)輸入端連接至另一個(gè)多輸入的查找表的第一輸出端；并將所述第二加法器的第一加數(shù)輸入端輸入1個(gè)比特信號(hào)；所述第二加法器的進(jìn)位輸出端 輸出進(jìn)位輸出信號(hào)。本發(fā)明通過使用查找表與加法器相結(jié)合的工藝映射方法實(shí)現(xiàn)對(duì)較長(zhǎng)寬度與或邏輯的工藝映射，能夠節(jié)省芯片邏輯資源，同時(shí)可大幅降低實(shí)現(xiàn)該邏輯的延時(shí)。本發(fā)明實(shí)施例以6輸入的查找表LUT來說明本發(fā)明使用查找表與加法器結(jié)合的工藝映射思想，但是并不限定查找表一定為6輸入。LUT可以為4輸入查找表，5輸入查找表、7輸入查找表等等。圖5為現(xiàn)有技術(shù)中48位邏輯與的示意圖。如圖所示，a[47:0]輸入到邏輯與的輸入端口，輸出結(jié)果O。O＝a[0]&&a[1]&&…&&a[47]；48個(gè)1做與的邏輯預(yù)算，O＝1。圖5-1為現(xiàn)有的工藝映射技術(shù)中利用查找表實(shí)現(xiàn)48位邏輯與的示意圖。如圖所示，利用6輸入的查找表LUT來實(shí)現(xiàn)48個(gè)1的邏輯與運(yùn)算。具體地，將48位分為8組，a[5:0]、a[11:6]、a[17:12]、a[23:18]、a[29:24]、a[35:30]、a[41:36]、a[47:42]，分別輸入到8個(gè)LUT的輸入端；然后每4個(gè)LUT的輸出端與一個(gè)LUT的輸入端相連，這時(shí)又需要2個(gè)LUT(如圖中AND4)；形成了2個(gè)邏輯層(LogicLevel)。該2個(gè)邏輯層的LUT的輸出端又于一個(gè)LUT(如圖中AND2)的輸入端，形成第3個(gè)邏輯層LogicLevel。AND2的輸出端輸出48個(gè)1的邏輯與的結(jié)果O。此時(shí)48位邏輯與的實(shí)現(xiàn)包含了11個(gè)6輸入查找表，邏輯層LogicLevel為3級(jí)。由于一個(gè)邏輯單元LE中有8個(gè)LUT，因此實(shí)現(xiàn)48位的邏輯與需要2個(gè)LE。2個(gè)LE之間的連線都會(huì)使用XBAR上的普通繞線資源，也有一定的時(shí)延。圖5-2為本發(fā)明實(shí)施例提供的利用查找表和加法器實(shí)現(xiàn)48位邏輯與的示意圖。在FPGA芯片中，加法器相連構(gòu)成進(jìn)位鏈Carrychain。如圖所示，48位邏輯與的運(yùn)算同樣分為8組，分別為a[5:0]、a[11:6]、a[17:12]、a[23:18]、a[29:24]、a[35:30]、a[41:36]、a[47:42]，分別連接一個(gè)LUT的輸入端，每一個(gè)LUT的輸出端分別與加法器的第二加數(shù)輸入端相連，與a[47:42]相連的加法器1的進(jìn)位輸入端輸入1個(gè)比特信號(hào)0，其第一加數(shù)的輸入端輸入1個(gè)比特信號(hào)1，并輸出進(jìn)位輸出信號(hào)作為下一個(gè)加法器2的輸入信號(hào)。加法器2、加法器3、加法器4、加法器5、加法器6、加法器7的第一加數(shù)輸入端各自輸入1個(gè)比特的0，加法器2的進(jìn)位輸出信號(hào)作為加法器3的進(jìn)位輸入信號(hào)，加法器3的進(jìn)位輸出信號(hào)作為加法器4的進(jìn)位輸入信號(hào)，加法器4的進(jìn)位輸出信號(hào)作為加法器5的 進(jìn)位輸入信號(hào)，加法器5的進(jìn)位輸出信號(hào)作為加法器6的進(jìn)位輸入信號(hào)，加法器6的進(jìn)位輸出信號(hào)作為加法器7的進(jìn)位輸入信號(hào)，加法器7的進(jìn)位輸出信號(hào)作為加法器8的進(jìn)位輸入信號(hào)。最終由加法器8的輸出進(jìn)位輸出結(jié)果O。a+8’b00000001的邏輯與運(yùn)算，進(jìn)位條件是a的所有位都是1；a的任意一位是0，就不能進(jìn)位。48個(gè)1做邏輯與運(yùn)算，滿足進(jìn)位條件，輸出結(jié)果O＝1。本發(fā)明實(shí)施例實(shí)現(xiàn)48個(gè)1的邏輯與運(yùn)算，只需要8個(gè)LUT，8位的進(jìn)位鏈(8-bitcarrychain),不僅節(jié)省了查找表資源，同時(shí)查找表、加法器這些邏輯資源都可布局在一個(gè)LE的內(nèi)部，邏輯資源內(nèi)部的連線也可以全部通過LE內(nèi)部連線來實(shí)現(xiàn)，不需要占用XBAR的繞線資源；同時(shí)也減少了延時(shí)。需要說明的是，本發(fā)明實(shí)施例提供的邏輯與的實(shí)現(xiàn)方式以48位為例，但是本發(fā)明并不限定邏輯與的位數(shù)。圖6為現(xiàn)有技術(shù)中48位邏輯或的示意圖。a[47:0]輸入到邏輯或的輸入端，做48位的邏輯或運(yùn)算，輸出結(jié)果O。O＝a[1]||a[2]||…||a[47]。a中至少有一位為1，O＝1。圖6-1為現(xiàn)有的工藝映射技術(shù)中利用查找表實(shí)現(xiàn)48位邏輯或的示意圖。如圖6-1所示，將48位邏輯或運(yùn)算，分為8組，分別為a[5:0]、a[11:6]、a[17:12]、a[23:18]、a[29:24]、a[35:30]、a[41:36]、a[47:42]。每組分別連接一個(gè)LUT的輸入端，此時(shí)需要8個(gè)LUT。4個(gè)LUT的輸出端與LUT(如圖中OR4)的輸入端相連，此時(shí)需要2個(gè)LUT(如圖中OR4)，就是有2個(gè)邏輯層。這兩個(gè)LUT的輸出端連接一個(gè)LUT(如圖中OR2)的輸入端，形成第3邏輯層。LUT(如圖中OR2)輸出邏輯與的結(jié)果。此時(shí)48位邏輯或?qū)崿F(xiàn)包含了11個(gè)6輸入查找表，邏輯層LogicLevel為3級(jí)。由于一個(gè)邏輯單元LE中有8個(gè)LUT，因此實(shí)現(xiàn)48位的邏輯與需要2個(gè)LE。2個(gè)LE之間的連線都會(huì)使用XBAR上的普通繞線資源，也有一定的時(shí)延。此時(shí)最優(yōu)實(shí)現(xiàn)包含了11個(gè)6輸入查找表，邏輯層LogicLevel為3級(jí)。由于一個(gè)邏輯單元LE中有8個(gè)LUT，因此實(shí)現(xiàn)48位的邏輯或需要2個(gè)LE。2個(gè)LE之間的連線都會(huì)使用XBAR上的普通繞線資源，也有一定的時(shí)延。圖6-2為本發(fā)明實(shí)施例提供的利用查找表和加法器實(shí)現(xiàn)48位邏輯或的示意圖。如圖所示，48位邏輯或的運(yùn)算同樣分為8組，分別為a[5:0]、a[11:6]、a[17:12]、a[23:18]、a[29:24]、 a[35:30]、a[41:36]、a[47:42]，分別連接一個(gè)LUT的輸入端，每一個(gè)LUT的輸出端分別與加法器的第二加數(shù)輸入端相連，與a[47:42]相連的加法器1的進(jìn)位輸入端輸入1個(gè)比特信號(hào)0，其第一加數(shù)的輸入端輸入1個(gè)比特信號(hào)1，并輸出進(jìn)位輸出信號(hào)作為下一個(gè)加法器2的輸入信號(hào)。加法器2、加法器3、加法器4、加法器5、加法器6、加法器7的第一加數(shù)輸入端各自輸入1個(gè)比特的1，加法器2的進(jìn)位輸出信號(hào)作為加法器3的進(jìn)位輸入信號(hào)，加法器3的進(jìn)位輸出信號(hào)作為加法器4的進(jìn)位輸入信號(hào)，加法器4的進(jìn)位輸出信號(hào)作為加法器5的進(jìn)位輸入信號(hào)，加法器5的進(jìn)位輸出信號(hào)作為加法器6的進(jìn)位輸入信號(hào)，加法器6的進(jìn)位輸出信號(hào)作為加法器7的進(jìn)位輸入信號(hào)，加法器7的進(jìn)位輸出信號(hào)作為加法器8的進(jìn)位輸入信號(hào)。最終由加法器8的輸出進(jìn)位輸出結(jié)果O。a+8’b11111111的邏輯或運(yùn)算，進(jìn)位條件是a的至少一位是1；a的所有位是0，就不能進(jìn)位。48位邏輯或運(yùn)算，a中至少一位為1，則滿足進(jìn)位條件，輸出結(jié)果O＝1。本發(fā)明實(shí)施例實(shí)現(xiàn)48位的邏輯或運(yùn)算，只需要8個(gè)LUT，8位的進(jìn)位鏈(8-bitcarrychain),不僅節(jié)省了查找表資源，同時(shí)查找表、加法器這些邏輯資源都可布局在一個(gè)LE的內(nèi)部，邏輯資源內(nèi)部的連線也可以全部通過LE內(nèi)部連線來實(shí)現(xiàn)，不需要占用XBAR的繞線資源；同時(shí)也減少了延時(shí)。需要說明的是，本發(fā)明實(shí)施例提供的邏輯或的實(shí)現(xiàn)方式以48位為例，但是本發(fā)明并不限定邏輯或的位數(shù)。本發(fā)明通過使用查找表與加法器相結(jié)合的工藝映射方法實(shí)現(xiàn)對(duì)較長(zhǎng)寬度與或邏輯的工藝映射，能夠節(jié)省芯片邏輯資源，同時(shí)可大幅降低實(shí)現(xiàn)該邏輯的延時(shí)。專業(yè)人員應(yīng)該還可以進(jìn)一步意識(shí)到，結(jié)合本文中所公開的實(shí)施例描述的各示例的單元及算法步驟，能夠以電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來實(shí)現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。專業(yè)技術(shù)人員可以對(duì)每個(gè)特定的應(yīng)用來使用不同方法來實(shí)現(xiàn)所描述的功能，但是這種實(shí)現(xiàn)不應(yīng)認(rèn)為超出本發(fā)明的范圍。結(jié)合本文中所公開的實(shí)施例描述的方法或算法的步驟可以用硬件、處理器執(zhí)行的軟 件模塊，或者二者的結(jié)合來實(shí)施。軟件模塊可以置于隨機(jī)存儲(chǔ)器(RAM)、內(nèi)存、只讀存儲(chǔ)器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動(dòng)磁盤、CD-ROM、或
技術(shù)領(lǐng)域：
：內(nèi)所公知的任意其它形式的存儲(chǔ)介質(zhì)中。以上所述的具體實(shí)施方式，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施方式而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。當(dāng)前第1頁1 2 3 當(dāng)前第1頁1 2 3