本披露涉及用于數(shù)據(jù)傳輸?shù)臅r鐘鏈路領域。本披露更具體地涉及源同步鏈路以及將數(shù)據(jù)和時鐘編碼到同一個信號中的領域。

背景技術(shù)：

時鐘電路調(diào)節(jié)在計算機系統(tǒng)中的部件之間(如在印刷電路板上的兩個集成電路裸片之間)數(shù)據(jù)的傳輸。

當數(shù)據(jù)將要被從數(shù)據(jù)傳輸裝置傳輸?shù)綌?shù)據(jù)接收裝置時，數(shù)據(jù)與由時鐘信號生成器所生成的時鐘信號相結(jié)合地從傳輸裝置輸出。當數(shù)據(jù)接收裝置接收到來自數(shù)據(jù)傳輸裝置的數(shù)據(jù)時，數(shù)據(jù)接收裝置提取結(jié)合時鐘信號的數(shù)據(jù)以便適當?shù)貦z索數(shù)據(jù)。

已經(jīng)設計了許多種用于使數(shù)據(jù)接收裝置與時鐘信號同步的方案，通過該時鐘信號將數(shù)據(jù)從數(shù)據(jù)傳輸裝置中輸出。

一種芯片間方案是源同步時鐘鏈路，其中，數(shù)據(jù)傳輸裝置通過一個或多個數(shù)據(jù)通道將數(shù)據(jù)傳輸至接收裝置。在傳統(tǒng)的源同步時鐘方案中，數(shù)據(jù)傳輸裝置還通過專用時鐘通道將時鐘信號傳輸至接收裝置。源同步時鐘方案的優(yōu)勢在于：接收裝置可以與時鐘信號相同步，而不需要復雜的時鐘恢復電路。然而，附加的專用時鐘信號通道連接了傳輸裝置和接收裝置。

技術(shù)實現(xiàn)要素：

一個實施例將在同一個信號上包括數(shù)據(jù)信息和時鐘信息，從而減小芯片所需的功率。其還減少了特定芯片上所需要的輸出引腳的數(shù)量。

根據(jù)一個實施例，對時鐘信號的絕對振幅進行調(diào)制，以便在任何 源同步鏈路的時鐘信道上承載數(shù)據(jù)。這節(jié)省了功率，因為否則時鐘信道信號將僅僅為了能夠輸出用于那些數(shù)據(jù)信道的時鐘戳而耗費功率。本實施例提供了一種使時鐘信道同樣承載數(shù)據(jù)的方式。如果根本沒有數(shù)據(jù)信道，時鐘信道足以在同一個信號線上同時傳輸數(shù)據(jù)和時鐘戳。

一個實施例是一種源同步數(shù)據(jù)傳輸系統(tǒng)，該源同步數(shù)據(jù)傳送系統(tǒng)包括數(shù)據(jù)傳輸裝置和數(shù)據(jù)接收裝置。該數(shù)據(jù)傳輸裝置包括時鐘信號生成器和耦接至該時鐘信號生成器的時鐘數(shù)據(jù)驅(qū)動器。該時鐘信號生成器生成時鐘信號。該時鐘數(shù)據(jù)驅(qū)動器接收該時鐘信號并且通過調(diào)制該時鐘信號的振幅來生成調(diào)制時鐘信號，由此將數(shù)據(jù)編碼到該調(diào)制時鐘信號中。該調(diào)制時鐘信號的振幅的可變絕對值反映通過該時鐘驅(qū)動器被編碼到該調(diào)制時鐘信號中的數(shù)據(jù)。該數(shù)據(jù)傳輸裝置在專用時鐘通道上將該調(diào)制時鐘信號傳輸至該接收裝置。該數(shù)據(jù)傳輸裝置還可以在一條或多條專用數(shù)據(jù)通道上向該數(shù)據(jù)接收裝置傳輸帶有正常的、未調(diào)制振幅的、包括第二數(shù)據(jù)的數(shù)據(jù)信號。

該數(shù)據(jù)接收裝置通過這些時鐘通道和數(shù)據(jù)通道接收該調(diào)制時鐘信號和該數(shù)據(jù)信號。該數(shù)據(jù)接收裝置從該調(diào)制時鐘信號中檢索該數(shù)據(jù)并且從該數(shù)據(jù)信號中檢索該第二數(shù)據(jù)。該數(shù)據(jù)接收裝置通過利用該調(diào)制時鐘信號來對該第二數(shù)據(jù)的檢索進行定時。

附圖說明

圖1A是根據(jù)一個實施例的數(shù)據(jù)傳輸系統(tǒng)的框圖。

圖1B是根據(jù)一個實施例的數(shù)據(jù)傳輸系統(tǒng)的框圖。

圖2是根據(jù)一個實施例的時鐘信號、調(diào)制時鐘信號和數(shù)據(jù)信號的時序圖。

圖3是根據(jù)一個實施例的時鐘驅(qū)動器電路的示意圖。

圖4是根據(jù)一個替代性實施例的時鐘驅(qū)動器電路的示意圖。

圖5是根據(jù)一個實施例的數(shù)據(jù)接收裝置的示意圖。

圖6是根據(jù)一個實施例的來自數(shù)據(jù)接收裝置的差分差值放大器 的示意圖。

圖7是根據(jù)一個實施例的時鐘信號和調(diào)制時鐘信號的時序圖。

具體實施方式

圖1A是根據(jù)一個實施例的源同步數(shù)據(jù)傳輸系統(tǒng)20的框圖。源同步數(shù)據(jù)傳輸系統(tǒng)20包括數(shù)據(jù)傳輸裝置22和數(shù)據(jù)接收裝置24。數(shù)據(jù)傳輸裝置包括時鐘信號生成器26、耦接至時鐘信號生成器26的數(shù)據(jù)驅(qū)動器28、耦接至時鐘信號生成器26的時鐘數(shù)據(jù)驅(qū)動器30以及耦接至時鐘信號生成器26、數(shù)據(jù)驅(qū)動器28和時鐘數(shù)據(jù)驅(qū)動器30的數(shù)據(jù)源32。數(shù)據(jù)傳輸裝置22進一步包括耦接至數(shù)據(jù)驅(qū)動器28的數(shù)據(jù)輸出端34以及耦接至時鐘數(shù)據(jù)驅(qū)動器30的時鐘輸出端36。

數(shù)據(jù)接收裝置24包括時鐘和數(shù)據(jù)接收器38、耦接至時鐘和數(shù)據(jù)接收器38的數(shù)據(jù)檢索電路40以及耦接至時鐘和數(shù)據(jù)接收器38和數(shù)據(jù)檢索電路40的存儲器42。數(shù)據(jù)接收裝置24進一步包括耦接至數(shù)據(jù)檢索電路40的數(shù)據(jù)輸入端44以及耦接至時鐘和數(shù)據(jù)接收器38的時鐘輸入端46。

系統(tǒng)20包括數(shù)據(jù)傳輸通道48和時鐘傳輸通道50。數(shù)據(jù)傳輸通道48耦接于數(shù)據(jù)傳輸裝置22的數(shù)據(jù)輸出端34與數(shù)據(jù)接收裝置24的數(shù)據(jù)輸入端44之間。數(shù)據(jù)傳輸通道50耦接于數(shù)據(jù)傳輸裝置22的時鐘輸出端36與數(shù)據(jù)接收裝置24的時鐘輸入端46之間。

數(shù)據(jù)傳輸裝置22的時鐘信號生成器26生成振蕩時鐘信號。時鐘信號具有特定振蕩頻率(通常在100MHz與3GHz之間的范圍內(nèi))，不過在此范圍之外的頻率也可以被使用。在圖2的時序圖中示出了由時鐘信號生成器26生成的時鐘信號的示例，以下進行進一步的討論。

時鐘信號生成器26可以是任何類型的時鐘生成電路，其中許多種時鐘生成電路在本領域中是眾所周知的。所使用的時鐘信號生成器的類型不是供本發(fā)明構(gòu)思所使用的材料，并且可以包括例如PLL、晶體振蕩器、壓控振蕩器、流控振蕩器或生成適合于用作電子電路 中的時鐘信號的振蕩信號的任何類型的時鐘振蕩器。替代性地，時鐘信號生成器26可以是倍頻器/分頻器，該倍頻器/分頻器從在數(shù)據(jù)傳輸裝置22外部的單獨的時鐘信號生成器接收外部時鐘信號并且根據(jù)倍頻因子/分頻因子輸出具有為外部時鐘信號的頻率的倍數(shù)的頻率的時鐘信號。另外，時鐘信號生成器26可以是時鐘信號緩沖器，該時鐘信號緩沖器接收外部時鐘信號并且輸出具有與外部時鐘信號相同的頻率的時鐘信號。該緩沖器可以被認為是帶有為1的倍頻因子的倍頻器。

時鐘數(shù)據(jù)驅(qū)動器30從時鐘信號生成器26接收時鐘信號，并且基于該時鐘信號以及有待用調(diào)制時鐘信號編碼的數(shù)據(jù)生成調(diào)制時鐘信號。具體地，時鐘數(shù)據(jù)驅(qū)動器30通過對時鐘信號的振幅進行調(diào)制來生成調(diào)制時鐘信號。調(diào)制時鐘信號具有與時鐘信號相同的頻率，但是調(diào)制時鐘信號的振幅基于用調(diào)制時鐘信號編碼的第一數(shù)據(jù)而變化。因此，調(diào)制時鐘信號承載時鐘信號和第一數(shù)據(jù)兩者。

時鐘數(shù)據(jù)驅(qū)動器30從數(shù)據(jù)源32接收第一數(shù)據(jù)并且通過對時鐘信號的振幅進行調(diào)制來將第一數(shù)據(jù)編碼到調(diào)制時鐘信號中。在一個示例中，時鐘數(shù)據(jù)驅(qū)動器在兩個振幅之一之間調(diào)制時鐘信號。較低振幅可以表示數(shù)字“0”，而較高振幅可以表示數(shù)字“1”。當調(diào)制時鐘信號的振幅改變時，調(diào)制時鐘信號的頻率保持恒定。數(shù)據(jù)的值基于時鐘信號的振幅的絕對值。從而，即使調(diào)制時鐘信號的振幅改變，調(diào)制時鐘信號可以充當可靠的定時信號。

數(shù)據(jù)源32可以是任何可接受的數(shù)據(jù)源。在一個實施例中，數(shù)據(jù)源32是數(shù)據(jù)存儲裝置，如閃存陣列、磁性硬盤驅(qū)動器、光存儲裝置或其他類型的存儲器或數(shù)據(jù)存儲裝置。替代性地，數(shù)據(jù)源32可以包括以下各項中的一項或多項：寄存器、移位寄存器、硬盤驅(qū)動器、傳感器信號、FIFO、RAM高速緩存或其他類型的臨時數(shù)據(jù)存儲設備。進一步地，數(shù)據(jù)源32可以是CPU或照相機傳感器。本發(fā)明構(gòu)思在具有有限的電池引腳和輸出引腳的傳感器中是有益的，其中一個示例是在蜂窩電話或另一種裝置中的照相機?？梢詢H單獨使用時鐘引 腳來將在拍攝照片時該照相機所感測到的數(shù)據(jù)從照相機傳感器(通常是一種CCD)傳送至數(shù)據(jù)目的地42，從而節(jié)省了功率以及在芯片上的引腳量?；蛘撸缭趫D1A中所示出的，可以在兩個引腳上傳送數(shù)據(jù)，一個僅具有數(shù)據(jù)并且另一個具有時鐘加數(shù)據(jù)。參見圖1B，在一些實施例中，時鐘引腳還可以作為數(shù)據(jù)引腳操作，從而使得從傳感器中僅提供單個輸出，時鐘和數(shù)據(jù)都在同一個引腳上。

調(diào)制時鐘信號通過時鐘輸出端36和時鐘通道50被輸出至數(shù)據(jù)接收裝置24。數(shù)據(jù)接收裝置24在時鐘輸入端46處接收調(diào)制時鐘信號并且將該調(diào)制時鐘信號傳遞至時鐘和數(shù)據(jù)接收器38。數(shù)據(jù)接收裝置24將調(diào)制時鐘信號作為定時信號用于以數(shù)據(jù)傳輸裝置22的時鐘信號對數(shù)據(jù)的檢索進行同步，如在源同步數(shù)據(jù)鏈路中典型的情況。

圖1A的源同步數(shù)據(jù)傳輸系統(tǒng)20具有還在專用時鐘通道50上傳輸數(shù)據(jù)的進一步的優(yōu)點。這是因為調(diào)制時鐘信號包括在調(diào)制時鐘信號的改變的絕對振幅中所反映的數(shù)據(jù)。因此，時鐘傳輸通道50承載用于數(shù)據(jù)接收裝置24的時鐘信號以及數(shù)據(jù)兩者。在圖2的時序圖中示出了調(diào)制時鐘信號的示例，以下進行進一步的討論。

除了與調(diào)制時鐘信號一起傳輸?shù)牡谝粩?shù)據(jù)之外，數(shù)據(jù)傳輸裝置22還在耦接于數(shù)據(jù)傳輸裝置22的數(shù)據(jù)輸出端34與數(shù)據(jù)接收裝置24的數(shù)據(jù)輸入端44之間的專用數(shù)據(jù)傳輸通道48上向數(shù)據(jù)接收裝置24傳輸?shù)诙?shù)據(jù)。具體地，數(shù)據(jù)驅(qū)動器28從數(shù)據(jù)源32檢索第二數(shù)據(jù)并且通過數(shù)據(jù)輸出端34和數(shù)據(jù)傳輸通道48向數(shù)據(jù)接收裝置24傳輸數(shù)據(jù)信號。用從數(shù)據(jù)源32讀取的第二數(shù)據(jù)來編碼數(shù)據(jù)信號。

數(shù)據(jù)接收裝置24在數(shù)據(jù)輸入端44處接收數(shù)據(jù)信號并且將該數(shù)據(jù)信號傳遞至數(shù)據(jù)檢索電路40。數(shù)據(jù)檢索電路40還從時鐘和數(shù)據(jù)接收器38接收調(diào)制時鐘信號。數(shù)據(jù)檢索電路40使用調(diào)制時鐘信號來與數(shù)據(jù)傳輸裝置22相同步，由此使得數(shù)據(jù)檢索電路40能夠適當?shù)貜臄?shù)據(jù)信號中檢索第二數(shù)據(jù)。另外，數(shù)據(jù)檢索電路40從調(diào)制時鐘信號中檢索第一數(shù)據(jù)。然后，數(shù)據(jù)檢索電路40將第一數(shù)據(jù)和第二數(shù)據(jù)傳遞至數(shù)據(jù)目的地42。

在一個實施例中，數(shù)據(jù)目的地42是數(shù)據(jù)存儲裝置，如閃存陣列、磁性硬盤驅(qū)動器、光存儲裝置或其他類型的數(shù)據(jù)存儲裝置或存儲器。替代性地，數(shù)據(jù)目的地42可以包括以下各項中的一項或多項：寄存器、移位寄存器、FIFO、RAM高速緩存或其他類型的臨時數(shù)據(jù)存儲設備。數(shù)據(jù)目的地42可以是接收數(shù)據(jù)的任何電路，如CPU、控制器、DSP或利用數(shù)據(jù)的另一種裝置。

雖然關(guān)于圖1A示出了單個數(shù)據(jù)傳輸通道48，實際上，可以存在許多數(shù)據(jù)通道48，這些數(shù)據(jù)通道中的每一個數(shù)據(jù)通道都可以承載單獨的數(shù)據(jù)信號。在一個示例中，存在七個數(shù)據(jù)通道48，這些數(shù)據(jù)通道在與同樣承載數(shù)據(jù)的時鐘信號一起使用時提供了8個同時傳輸?shù)奈?。從而，這七個專用數(shù)據(jù)通道48與時鐘通道50一起允許在調(diào)制時鐘信號的每一個沿上傳輸8個位。這對應于正在從數(shù)據(jù)源32中讀取并在調(diào)制時鐘信號的每個沿上傳輸給數(shù)據(jù)接收裝置24的數(shù)據(jù)字。本領域普通技術(shù)人員將認識到，可以使用任何數(shù)量的數(shù)據(jù)線，如果期望的話可以存在遠遠多于七個數(shù)據(jù)通道48。這準許少一個引腳用于數(shù)據(jù)，這將在許多類型的電路中是有益的。

圖1B是僅提供時鐘和數(shù)據(jù)信號線的實施例。沒有單獨的數(shù)據(jù)線。如果期望的話，可以提供單獨的數(shù)據(jù)恢復電路47作為系統(tǒng)的一部分，或像在圖1A中那樣，可以從時鐘和數(shù)據(jù)接收電路38中的時鐘信號中恢復數(shù)據(jù)。因此，圖1B提供了其中不存在數(shù)據(jù)線的傳送電路的示例。而是僅有時鐘線。基于時鐘信號的絕對值，有待傳送的數(shù)據(jù)的值被嵌入在時鐘信號中。

圖2是時序圖，展示了根據(jù)一個實施例的時鐘信號、調(diào)制時鐘信號和數(shù)據(jù)信號。在圖2的示例中，每個信號都包括兩個互補的電壓信號。以此方式傳輸數(shù)據(jù)信號和時鐘信號允許正確地接收數(shù)據(jù)信號和時鐘信號的提高的可靠性。然而，本領域普通技術(shù)人員將認識到，每個信號可以僅包括單個電壓信號。

由圖1A的時鐘信號生成器26所生成的時鐘信號在固定頻率處振蕩并且具有固定的振幅。在時間T₀，時鐘信號具有沿事件，其中， 兩個電壓信號均從高轉(zhuǎn)變到低或從低轉(zhuǎn)變到高。取決于在分析哪個電壓信號，每個沿事件都可以被認為是時鐘信號的上升沿或下降沿。例如，如果我們將在時間T₀之前在高值上的電壓信號稱為第一電壓信號并且底部信號為第二電壓信號，那么在時間T₀，第一電壓信號的下降沿發(fā)生，同時第二電壓信號的上升沿發(fā)生。在時間T₁，第一電壓信號具有上升沿，其中，第一電壓信號從低值變成高值。在時間T₂，第一電壓信號具有下降沿事件。T₀與T₂之間所經(jīng)過的時間是時鐘信號的完整振蕩周期T。時鐘信號的頻率f是周期T的倒數(shù)，或f＝1/T。圖2的時鐘信號的頻率f是例如500MHz。數(shù)據(jù)信號是雙數(shù)據(jù)速率DDR數(shù)據(jù)信號。這意味著用時鐘信號的每個沿來傳輸一個數(shù)據(jù)位。從而，可以用每個時鐘周期T在數(shù)據(jù)信號上傳輸兩個數(shù)據(jù)位。在圖2中，傳輸數(shù)據(jù)信號使得數(shù)據(jù)信號的轉(zhuǎn)變發(fā)生在時鐘信號的轉(zhuǎn)變之間。這些數(shù)據(jù)沿和時鐘沿保持正交關(guān)系，以便在接收器端處為那些數(shù)據(jù)通道維持足夠的設置和保持時間。然而，這些時鐘沿和數(shù)據(jù)沿保持正交關(guān)系不是強制性的。還可以通過若干種已知技術(shù)調(diào)整在接收器處的時鐘沿以用于數(shù)據(jù)中的正時。已經(jīng)作為一個示例提供了關(guān)于正交相關(guān)的DDR數(shù)據(jù)和時鐘的說明和信號安排。

數(shù)據(jù)信號中的每個轉(zhuǎn)變都對應于自前一個位變化而來的當前位的值。例如，在時間T₀，數(shù)據(jù)信號的當前位是邏輯“1”。在T₀之后，數(shù)據(jù)信號中發(fā)生轉(zhuǎn)變，指示當前位與前一個位相反，邏輯“0”。在T₁之后，數(shù)據(jù)信號再次發(fā)生轉(zhuǎn)變，指示當前位與前一個位相反，現(xiàn)在是邏輯“1”。在T₂之后，數(shù)據(jù)信號中發(fā)生轉(zhuǎn)變，指示當前位現(xiàn)在為“0”。在時間T₃之后，數(shù)據(jù)信號中沒有發(fā)生轉(zhuǎn)變，指示當前位仍然為“0”。在時間T₄之后，數(shù)據(jù)信號中發(fā)生轉(zhuǎn)變，指示當前位為“1”。在時間T₅之后不發(fā)生轉(zhuǎn)變，因此指示當前位仍然為“1”。

調(diào)制時鐘信號以與時鐘信號相同的頻率振蕩。時鐘信號中的每次轉(zhuǎn)變都對應于調(diào)制時鐘信號中的轉(zhuǎn)變。然而，調(diào)制時鐘信號的振幅的絕對值可以具有或者第一值V₀或者第二值V₁。調(diào)制時鐘信號的振幅的值指示特定數(shù)據(jù)位。圖2的示例，較小的振幅V₀指示邏輯“0”， 而較高的振幅V₁指示邏輯“1”。從而，調(diào)制時鐘信號不僅根據(jù)時鐘信號進行振蕩，而且它還承載數(shù)據(jù)。

在時間T₀與T₁之間，調(diào)制時鐘信號的振幅是V₀，指示邏輯“0”。在時間T₁，調(diào)制時鐘信號轉(zhuǎn)變?yōu)檎穹鵙₁，指示邏輯“1”。在時間T₂，調(diào)制時鐘信號轉(zhuǎn)變回為振幅V₀，指示邏輯“0”。在時間T₃，調(diào)制時鐘信號轉(zhuǎn)變?yōu)檎穹鵙₁，指示邏輯“1”。在時間T₄，調(diào)制時鐘信號的振幅保持為V₁，指示邏輯“1”。在時間T₅，調(diào)制時鐘信號轉(zhuǎn)變?yōu)檎穹鵙₀，指示邏輯“0”。

如可以從圖2中所看到的，調(diào)制時鐘信號是承載時鐘信號的DDR數(shù)據(jù)。調(diào)制時鐘信號的每次轉(zhuǎn)變都對應于新的數(shù)據(jù)位。從而，調(diào)制時鐘信號的每個振蕩周期T承載兩個數(shù)據(jù)位。

圖3是根據(jù)一個實施例的時鐘數(shù)據(jù)驅(qū)動器28的系統(tǒng)圖。這是針對使用本發(fā)明的一個可能示例。時鐘數(shù)據(jù)驅(qū)動器28耦接于兩個電源軌(2V₁)與地之間。具有值R₁、R₂或R₄的多個電阻器耦接于高電壓源2V₁與對應的第一開關(guān)SV₁+、SV₁-、SV₀+或SV₀-之間。具有值R₀、R₃或R₅的多個電阻器耦接于輸出引腳36a/36b與對應的第二開關(guān)SV₁+、SV₁-、SV₀+或SV₀-之間。這些第二開關(guān)耦接至地。電阻器R_r是與作為終端電阻器的接收裝置24相關(guān)聯(lián)的電阻，并且雖然不是時鐘數(shù)據(jù)驅(qū)動器28的一部分，電阻器R_r被示出，以便更好地展示調(diào)制時鐘信號在數(shù)據(jù)接收裝置24的時鐘和數(shù)據(jù)接收器38處被接收時的振幅。Rr＝100Ω。電阻器的示例值R1＝R0＝50Ω。R2║R3＝R4║R5＝50Ω。2*V₁是例如400mV。

時鐘數(shù)據(jù)驅(qū)動器28通過以與由時鐘信號生成器26所生成的時鐘信號同步的特定方式選擇性地斷開和閉合開關(guān)SV₁+、SV₁-、SV₀+、SV₀-來在輸出端36a、36b上生成調(diào)制時鐘信號。以此方式，輸出端36a、36b之間的電壓差在值V₀與V₁之間被調(diào)制并且具有與時鐘信號完全相同的振蕩頻率。

在一個實施例中，在將數(shù)字“1”編碼到調(diào)制時鐘信號中時，所有的開關(guān)SV₁+在調(diào)制時鐘信號的半個周期內(nèi)是閉合的，同時所有的 開關(guān)SV₁-是斷開的。在接下來的半個周期內(nèi)，所有的開關(guān)SV₁+被斷開并且所有的開關(guān)SV₁-被閉合。從而，當調(diào)制時鐘信號中的數(shù)據(jù)的值是“1”時，開關(guān)SV₁+和SV₁-隨著每個沿事件而被交替地斷開和閉合。同時，SV₀+和SV₀-被斷開，而數(shù)字“1”被編碼在調(diào)制時鐘信號中。這導致輸出引腳36a、36b之間的電壓的振幅為V₁，其中，在時鐘信號的每半個周期(即，隨著每個沿事件)之后切換極性。

在一個實施例中，在將數(shù)字“0”編碼到調(diào)制時鐘信號中時，所有的開關(guān)SV₀+在調(diào)制時鐘信號的半個周期內(nèi)是閉合的，同時所有的開關(guān)SV₀-是斷開的。在接下來的半個周期內(nèi)，所有的開關(guān)SV₀+被斷開并且所有的開關(guān)SV₀-被閉合。從而，當調(diào)制時鐘信號中的數(shù)據(jù)的值是“0”時，開關(guān)SV₀+和SV₀-隨著每個沿事件被交替地斷開和閉合。同時，當在調(diào)制時鐘信號中編碼數(shù)字“0”時，SV₁+和SV₁-繼續(xù)保持斷開。這導致輸出引腳36a、36b之間的電壓的振幅為V₀，其中，在時鐘信號的每半個周期(即，隨著每個延事件)之后切換極性。V₀的值是V₁的值的一半，或者大約100mV。

圖4是根據(jù)一個實施例的時鐘數(shù)據(jù)驅(qū)動器28的示意圖。圖4的時鐘數(shù)據(jù)驅(qū)動器28包括通過對應的開關(guān)選擇性地耦接于輸出引腳36a、36b之間的四個電源電壓2V₁、1.5V₁、0.5V₁。具體地，電源電壓2V₁通過第一開關(guān)SV₁+耦接至輸出引腳36a。電源電壓2V₁通過第一開關(guān)SV₁-耦接至輸出引腳36b。電源電壓1.5V₁通過第一開關(guān)SV₀+耦接至輸出引腳36a。電源電壓1.5V₁通過第一開關(guān)SV₀-耦接至輸出引腳36b。電源電壓0.5V₁通過第二開關(guān)SV₀-耦接至輸出引腳36a。電源電壓0.5V₁通過第二開關(guān)SV₀+耦接至輸出引腳36b。電源電壓接地通過第二開關(guān)SV₁-耦接至輸出引腳36a。電源電壓接地通過第二開關(guān)SV₁+耦接至輸出引腳36b。電阻器R_t是與數(shù)據(jù)傳輸裝置22相關(guān)聯(lián)的電阻。R_t＝50Ω。電阻器R_r是與接收裝置24相關(guān)聯(lián)的電阻，并且雖然不是時鐘數(shù)據(jù)驅(qū)動器28的一部分，電阻器R_r被示出，以便更好地展示調(diào)制時鐘信號在數(shù)據(jù)接收裝置24的時鐘和數(shù)據(jù)接收器38處被接收時的振幅。R_r＝100Ω。

在一個實施例中，在將數(shù)字“1”編碼到調(diào)制時鐘信號中時，所有的開關(guān)SV₁+在調(diào)制時鐘信號的半個周期內(nèi)是閉合的，同時所有的開關(guān)SV₁-是斷開的。在接下來的半個周期內(nèi)，所有的開關(guān)SV₁+被斷開并且所有的開關(guān)SV₁-被閉合。從而，當調(diào)制時鐘信號中的數(shù)據(jù)的值是“1”時，開關(guān)SV₁+和SV₁-隨著每個沿事件而被交替地斷開和閉合。同時，SV₀+和SV₀-被斷開，而數(shù)字“1”被編碼在調(diào)制時鐘信號中。這導致輸出引腳36a、36b之間的電壓的振幅為V₁，其中，在時鐘信號的每半個周期(即，隨著每個沿事件)之后切換極性。

在一個實施例中，在將數(shù)字“0”編碼到調(diào)制時鐘信號中時，所有的開關(guān)SV₀+在調(diào)制時鐘信號的半個周期內(nèi)是閉合的，同時所有的開關(guān)SV₀-是斷開的。在接下來的半個周期內(nèi)，所有的開關(guān)SV₀+被斷開并且所有的開關(guān)SV₀-被閉合。從而，當調(diào)制時鐘信號中的數(shù)據(jù)的值是“0”時，開關(guān)SV₀+和SV₀-隨著每個沿事件被交替地斷開和閉合。同時，當在調(diào)制時鐘信號中編碼數(shù)字“0”時，SV₁+和SV₁-繼續(xù)保持斷開。這導致輸出引腳36a、36b之間的電壓的振幅為V₀，其中，在時鐘信號的每半個周期(即，隨著每個沿事件)之后切換極性。V₀的值是V₁的值的一半，或者大約100mV。

圖5是根據(jù)一個實施例的數(shù)據(jù)接收裝置24的示例示意圖。數(shù)據(jù)接收裝置24包括時鐘和數(shù)據(jù)接收器38以及耦接至時鐘和數(shù)據(jù)接收器38的數(shù)據(jù)檢索電路40。時鐘和數(shù)據(jù)接收器38耦接至時鐘輸入端46a、46b。數(shù)據(jù)檢索電路40耦接至數(shù)據(jù)輸入端44a、44b。

時鐘和數(shù)據(jù)接收器38包括第一差分差值放大器58、第二差分差值放大器60、比較器62、異或門64和延遲電路66。時鐘輸入端引腳46a、46b通過專用時鐘通道50從數(shù)據(jù)傳輸裝置22接收調(diào)制時鐘信號。具體地，在時鐘輸入端引腳46a、46b上的兩個互補信號中接收調(diào)制時鐘信號。如前所述，調(diào)制時鐘信號可以具有兩個振幅之一。當調(diào)制時鐘信號具有振幅V₁時，時鐘輸入端46a、46b之間的電壓差是V₁。當調(diào)制時鐘信號具有振幅V₀時，時鐘輸入端46a、46b之間的電壓差是V₀，大約是V₁的一半。在一個實施例中，V₁＝200mV，并且V₀等于100mV。

第一差分差值放大器58具有四個信號輸入端：上部非反相輸入 端+、上部反相輸入端-、下部非反相輸入端+和下部反相輸入端-。調(diào)制時鐘信號被從時鐘輸入端46a、46b傳遞至第一差分差值放大器58的上部反相輸入端和上部非反相輸入端。在第一差分差值放大器58的下部非反相輸入端與下部反相輸入端之間提供了閾值電壓V_th。閾值電壓V_th的絕對值在V₀與V₁之間并且具有被選擇為使得第一差分差值放大器58可以可靠地檢測調(diào)制時鐘信號是否在V₁或V₀上的值。

如果輸入引腳46a與46b之間的電壓差大于V_th并且為正，第一差分差值放大器58輸出高電壓或邏輯“1”。對于所有其他的情況，第一差分差值放大器58輸出低電壓或邏輯“0”。

第二差分差值放大器60被配置成類似于第一差分差值放大器58，除了在差分差值放大器60的下部非反相輸入端和下部反相輸入端之間接收閾值電壓-V_th之外。如果輸入引腳46a與46b之間的電壓差在振幅上大于V_th并且為負，第二差分差值放大器60輸出高電壓或邏輯“1”。對于所有其他的情況，第二差分差值放大器60輸出低電壓或邏輯“0”。

第一差分差值放大器58和第二差分差值放大器60各自向異或門64的對應輸入端提供它們的輸出。如果差分差值放大器58、60的輸出端中任一個輸出端為高，那么異或門64輸出高電壓或邏輯“1”。如果差分差值放大器58、60的輸出端中兩個輸出端均為低，那么異或門64輸出低電壓或邏輯“0”。異或門64的輸出指示被編碼到調(diào)制時鐘信號中的數(shù)據(jù)。異或門64將其輸出傳遞到數(shù)據(jù)檢索電路40。

調(diào)制時鐘信號也被從時鐘輸入端46a、46b傳遞到比較器62。如果在非反相輸入端處的電壓大于在反相輸入端上的電壓，比較器62輸出高電壓或邏輯“一”。如果在非反相輸入端處的電壓小于在反相輸入端上的電壓，比較器62輸出低電壓或邏輯“0”。比較器62的輸出反映沒有振幅調(diào)制的時鐘信號，因為比較器62僅輸出邏輯高或邏輯低。

比較器62的輸出被傳遞到可變延遲電路66，該可變延遲電路向 來自比較器62的時鐘信號輸出引入了所選擇的延遲，以便適當?shù)厥箶?shù)據(jù)檢索電路40與由數(shù)據(jù)接收裝置24所接收的數(shù)據(jù)相同步?？勺冄舆t電路66的輸出是時鐘信號，通過該時鐘信號，數(shù)據(jù)檢索電路40被同步到數(shù)據(jù)傳輸裝置22。在一個實施例中，可變延遲電路66包括多個串聯(lián)連接的緩沖器電路?？梢栽黾踊驕p少在該串聯(lián)中活躍的緩沖器電路的數(shù)量，以便通過操作耦接至緩沖器電路66的多個開關(guān)來增大或減小延遲。

在一個實施例中，可以通過僅將“0”編碼到調(diào)制時鐘信號中同時在數(shù)據(jù)通道48上發(fā)送訓練數(shù)據(jù)流來校準合適的延遲?？梢詫ρ舆t電路66進行調(diào)整，直至數(shù)據(jù)信號與調(diào)制時鐘信號適當?shù)赝健?/p>

數(shù)據(jù)檢索電路40包括比較器56，該比較器耦接至通過數(shù)據(jù)通道48從數(shù)據(jù)傳輸裝置22接收數(shù)據(jù)信號的數(shù)據(jù)輸入端44a、44b。如果在非反相輸入端處的電壓大于在反相輸入端上的電壓，比較器56輸出高電壓或邏輯“1”。如果在非反相輸入端處的電壓小于在反相輸入端上的電壓，比較器62輸出低電壓或邏輯“0”。比較器56的輸出指示被編碼在數(shù)據(jù)信號中的數(shù)據(jù)。比較器56的輸出將保持恒定，直至接收到新的數(shù)據(jù)值。

比較器56的輸出被傳遞到兩個觸發(fā)器70c、70d的設定輸入端S。觸發(fā)器70c、70d還在它們的時鐘輸入端上接收可變延遲電路66的輸出。在一個實施例中，可變延遲時鐘電路為不同的數(shù)據(jù)信道提供不同的延遲以對數(shù)據(jù)和時鐘偏移校正適當量。這在附圖中被展示為來自可變延遲電路66的單獨的輸出，但是其還可以通過對每個信道具有不同的可變延遲電路66來實現(xiàn)。關(guān)于觸發(fā)器70d的時鐘輸入來反轉(zhuǎn)觸發(fā)器70c的時鐘輸入。觸發(fā)器70d、70c的輸出Q對應于來自數(shù)據(jù)信號的檢索數(shù)據(jù)。觸發(fā)器70c、70d的輸出是觸發(fā)器70c、70d的輸出Q的邏輯相反項。

異或門64的輸出被傳遞到兩個觸發(fā)器70a、70b的設定輸入端S。觸發(fā)器70a、70b還在它們的時鐘輸入端上接收可變延遲電路66的輸出。關(guān)于觸發(fā)器70d的時鐘輸入來反轉(zhuǎn)觸發(fā)器70a的時鐘輸入。 觸發(fā)器70a、70b的輸出Q對應于來自調(diào)制時鐘信號的檢索數(shù)據(jù)。觸發(fā)器70a、70b的輸出是觸發(fā)器70a、70b的輸出Q的邏輯相反項。

為確保從調(diào)制時鐘信號對第一數(shù)據(jù)的可靠檢索，在一個實施例中，可以校準閾值電壓V_th以確保對調(diào)制時鐘信號的振幅V₀和V₁的可靠檢測。在一個示例中，在校準過程期間，時鐘數(shù)據(jù)驅(qū)動器28可以將1-0-1-0編碼到調(diào)制時鐘信號中。數(shù)據(jù)接收裝置24可以調(diào)整閾值電壓V_th，直至數(shù)據(jù)檢索電路40可以可靠地檢測到調(diào)制時鐘信號中的1-0-1-0。數(shù)據(jù)接收裝置24可以包括數(shù)模轉(zhuǎn)換器以生成V_th并在校準期間遞增地對其進行調(diào)整。

圖6是根據(jù)一個實施例的圖5的差分差值放大器58的一個示例的示意圖。差分差值放大器58包括一對PMOS晶體管74、76，這些晶體管各自在其源極端子上接收電流源的輸出I_D1。晶體管74的柵極端子耦接至時鐘輸入端46a，同時晶體管76的柵極端子耦接至時鐘輸入端46b。晶體管74的漏極端子耦接至比較器78的反相輸入端。晶體管76的漏極端子耦接至比較器78的非反相輸入端。兩個電阻器R6耦接于地與晶體管78的對應輸入端之間。差分差值放大器58進一步包括第二對PMOS晶體管80、82。晶體管80、82的源極端子耦接至第二電流源I_D2。晶體管80、82的柵極端子接收其間的V_th。

如果輸入引腳46a與46b之間的電壓差(V_46a-V_46b)大于V_th并且為正，第一差分差值放大器58輸出高電壓或邏輯“1”。對于所有其他的情況，第一差分差值放大器58輸出低電壓或邏輯“0”。

雖然未在附圖中示出，第二差分差值放大器60可以與第一差分差值放大器58基本上完全相同，除了在晶體管80、82的等效物之間施加-V_th之外。

圖7是時序圖，示出了根據(jù)一個實施例的時鐘信號和調(diào)制時鐘信號。具體地，圖7的時序圖展示了調(diào)制時鐘信號每半個周期可以承載多個位。例如，如在圖7中所示出的，時鐘數(shù)據(jù)驅(qū)動器28可以在四個振幅V₀₀、V₀₁、V₁₀、V₁₁之一之間對調(diào)制時鐘信號的振幅進行調(diào) 制。這種類型的信號不同于標準的脈沖振幅調(diào)制信號，其中，具有相同絕對值的正振幅和負振幅被認為是兩種不同的符號。在此所描述的實施例中，V₀₀、V₁₁等根據(jù)時鐘的絕對值來承載符號(即，差分負或差分正)。從而，V₀₀將意味著相同的符號等等。正差分值和負差分值的切換僅是承載時鐘沿信息。

在時間T₀，調(diào)制時鐘信號的振幅轉(zhuǎn)變?yōu)檎穹鵙₀₁，指示這些當前數(shù)據(jù)位具有數(shù)字值“01”。在時間T₁，調(diào)制時鐘信號的振幅轉(zhuǎn)變?yōu)檎穹鵙₁₀，指示這些當前數(shù)據(jù)位具有數(shù)字值“10”。V₁₀大于V₀₁。在時間T₂，調(diào)制時鐘信號的振幅轉(zhuǎn)變?yōu)檎穹鵙₀₀，指示這些當前數(shù)據(jù)位具有數(shù)字值“00”。V₀₀小于V₀₁。在時間T₃，調(diào)制時鐘信號的振幅轉(zhuǎn)變?yōu)檎穹鵙₁₁，指示這些當前數(shù)據(jù)位具有數(shù)字值“11”。V₁₁小于V₁₀。在時間T₄，調(diào)制時鐘信號的振幅轉(zhuǎn)變?yōu)檎穹鵙₀₀，指示這些當前數(shù)據(jù)位具有數(shù)字值“00”。在時間T₅，調(diào)制時鐘信號的振幅轉(zhuǎn)變?yōu)檎穹鵙₀₁，指示這些當前數(shù)據(jù)位具有數(shù)字值“01”。接收還類似地發(fā)生在多個判定閾值上。鑒于本披露，本領域的普通技術(shù)人員將會理解，可以在調(diào)制時鐘信號的每半個周期內(nèi)包括多于兩個位。

以上所描述的各個實施例可以被組合以提供進一步的實施例。在本說明書中引用的和/或在申請數(shù)據(jù)表中列舉的所有美國專利、美國專利申請公開、美國專利申請、外國專利、外國專利申請和非專利公開通過引用而完全并入于此。如果有必要，可以對實施例的各方面進行修改，以采用各專利、申請和公開的概念來提供更進一步的實施例。

鑒于以上的詳細說明，可以對實施例做出這些和其他改變?？傊谝韵聶?quán)利要求書中，所使用的術(shù)語不應當被解釋為將權(quán)利要求書局限于本說明書和權(quán)利要求書中所披露的特定實施例，而是應當被解釋為包括所有可能的實施例、連同這些權(quán)利要求有權(quán)獲得的等效物的整個范圍。因此，權(quán)利要求并不局限于本公開的范圍。