本申請(qǐng)要求于2014年9月4日提交的題為“DELAY CIRCUITS AND RELATED SYSTEMS AND METHODS(延遲電路及相關(guān)的系統(tǒng)和方法)”的美國(guó)專利申請(qǐng)序列號(hào)14/477,367的優(yōu)先權(quán)，該申請(qǐng)的內(nèi)容全部納入于此。

背景

I.公開領(lǐng)域

本公開的技術(shù)一般涉及延遲電路，并且尤其涉及用于從數(shù)據(jù)總線接收時(shí)鐘信號(hào)的設(shè)備的延遲電路。

II.

背景技術(shù)：

電子設(shè)備(諸如移動(dòng)電話和平板計(jì)算機(jī))在當(dāng)代社會(huì)已變得普及以供支持各種日常使用。這些電子設(shè)備通常各自包括話筒以及揚(yáng)聲器。電子設(shè)備中使用的典型的話筒和揚(yáng)聲器具有需要兩(2)個(gè)專用端口布線來連接每個(gè)設(shè)備的模擬接口。然而，電子設(shè)備可包括多個(gè)音頻設(shè)備，諸如多個(gè)話筒和/或揚(yáng)聲器。由此，可能期望允許此類電子設(shè)備中的微處理器或其他控制設(shè)備能夠在公共通信總線上將音頻數(shù)據(jù)傳達(dá)至多個(gè)音頻設(shè)備。另外，還可能期望提供所定義的用于在公共通信總線上向電子設(shè)備中的不同音頻設(shè)備傳輸與音頻信道有關(guān)的數(shù)字?jǐn)?shù)據(jù)的通信協(xié)議。

鑒于此，聯(lián)盟已經(jīng)宣告把SoundWire^TM作為用于向與電子設(shè)備相關(guān)聯(lián)的不同音頻設(shè)備傳送與音頻信道有關(guān)的數(shù)字?jǐn)?shù)據(jù)的通信協(xié)議。在SoundWire^TM中，一個(gè)SoundWire^TM主接口允許主電子設(shè)備(“主設(shè)備”)或通信地耦合至主電子設(shè)備(“主設(shè)備”)的監(jiān)視器在公共通信總線上與耦合至SoundWire^TM從接口的一個(gè)或多個(gè)從電子設(shè)備(“從設(shè)備”)通信。截止至撰寫本文時(shí)，SoundWire^TM的當(dāng)前版本是修訂版0.6-r02，其于2014年5月6日通過MIPI共享點(diǎn)文件服務(wù)器而使得對(duì)于MIPI聯(lián)盟會(huì)員而言是內(nèi)部可用的。

SoundWire^TM中的公共通信總線包括兩個(gè)分開的線：公共數(shù)據(jù)線(“數(shù)據(jù)(DATA)”)和公共時(shí)鐘線(“時(shí)鐘(CLK)”)。在嘗試提供低功耗環(huán)境時(shí)，SoundWire^TM協(xié)議采用結(jié)合雙倍數(shù)據(jù)速率(“DDR”)的經(jīng)修改的非歸零反相(“NRZI”)編碼方案，其中在CLK上的時(shí)鐘信號(hào)的每次轉(zhuǎn)變之際檢查“數(shù)據(jù)”并潛在地驅(qū)動(dòng)“數(shù)據(jù)”。以這種方式采用具有DDR的NRZI編碼方案影響發(fā)送信令，以使得SoundWire^TM協(xié)議建議在每個(gè)從設(shè)備中需要延遲電路以避免由不恰當(dāng)?shù)男盘?hào)定時(shí)導(dǎo)致的數(shù)據(jù)危害。然而，為從設(shè)備提供必要的延遲以避免數(shù)據(jù)危害的延遲電路通常在消耗從設(shè)備內(nèi)的面積和功率的同時(shí)生成近似的延遲。因此，向從設(shè)備提供更為準(zhǔn)確的延遲以避免數(shù)據(jù)危害，同時(shí)還降低對(duì)應(yīng)延遲電路的面積消耗和功耗將是有利的。

公開概述

詳細(xì)描述中公開的各方面包括延遲電路以及相關(guān)的系統(tǒng)和方法。在一個(gè)方面，提供了使用簡(jiǎn)單邏輯來準(zhǔn)確地延遲輸出啟用信號(hào)以便減小或避免從設(shè)備內(nèi)的數(shù)據(jù)危害的延遲電路。這一邏輯被配置成通過利用快時(shí)鐘與對(duì)應(yīng)的慢時(shí)鐘之間的定時(shí)關(guān)系來提供高度準(zhǔn)確的延遲。更具體地，該延遲電路包括兩個(gè)分開的被配置成接收基于該慢時(shí)鐘的輸出啟用輸入信號(hào)的移位寄存器鏈。第一移位寄存器鏈由快時(shí)鐘的正邊沿進(jìn)行時(shí)鐘定時(shí)，由此響應(yīng)于該快時(shí)鐘的正轉(zhuǎn)變而提供結(jié)果得到的第一選通信號(hào)。第二移位寄存器鏈由快時(shí)鐘的負(fù)邊沿進(jìn)行時(shí)鐘定時(shí)，由此響應(yīng)于該快時(shí)鐘的負(fù)邊沿而提供結(jié)果得到的第二選通信號(hào)。使用快時(shí)鐘的相反的邊沿來觸發(fā)移位寄存器鏈允許對(duì)應(yīng)的延遲相對(duì)于該快時(shí)鐘保持準(zhǔn)確。以此方式，該簡(jiǎn)單邏輯結(jié)合輸出啟用輸入信號(hào)一起使用第一選通信號(hào)和第二選通信號(hào)來提供經(jīng)延遲的輸出啟用輸出信號(hào)。因此，基于該快時(shí)鐘和慢時(shí)鐘通過采用結(jié)合移位寄存器鏈的邏輯來創(chuàng)建延遲允許延遲電路為輸出啟用信號(hào)提供高度準(zhǔn)確的時(shí)間延遲，以便以面積高效和功率高效的方式來減小或避免數(shù)據(jù)危害。

鑒于此，在一個(gè)方面，公開了一種用于延遲輸出啟用信號(hào)的延遲電路該延遲電路包括第一移位寄存器鏈。該第一移位寄存器鏈包括配置成接收輸出啟用輸入信號(hào)的第一鏈輸入，其中該輸出啟用輸入信號(hào)是基于慢時(shí)鐘信號(hào)的。第一移位寄存器鏈進(jìn)一步包括：配置成接收快時(shí)鐘信號(hào)的第一鏈時(shí)鐘輸入以及配置成提供第一選通信號(hào)的第一鏈輸出。該延遲電路進(jìn)一步包括第二移位寄存器鏈。第二移位寄存器鏈包括：配置成接收輸出啟用輸入信號(hào)的第二鏈輸入以及配置成接收快時(shí)鐘信號(hào)的第二鏈時(shí)鐘輸入。該第二移位寄存器鏈進(jìn)一步包括配置成提供第二選通信號(hào)的第二鏈輸出，其中第二選通信號(hào)的每次轉(zhuǎn)變與第一選通信號(hào)的對(duì)應(yīng)轉(zhuǎn)變是相反的。該延遲電路進(jìn)一步包括配置成基于第一選通信號(hào)、第二選通信號(hào)、以及輸出啟用輸入信號(hào)來提供輸出啟用輸出信號(hào)的經(jīng)延遲輸出。

在另一方面，公開了一種用于延遲輸出啟用信號(hào)的方法。該方法包括接收快時(shí)鐘信號(hào)和慢時(shí)鐘信號(hào)。該方法進(jìn)一步包括接收輸出啟用輸入信號(hào)，其中該輸出啟用輸入信號(hào)是基于慢時(shí)鐘信號(hào)的。該方法進(jìn)一步包括基于輸出啟用輸入信號(hào)和快時(shí)鐘信號(hào)來生成第一選通信號(hào)。該方法進(jìn)一步包括基于輸出啟用輸入信號(hào)和快時(shí)鐘信號(hào)來生成第二選通信號(hào)，其中第二選通信號(hào)的每次轉(zhuǎn)變與第一選通信號(hào)的每次對(duì)應(yīng)轉(zhuǎn)變是相反的。該方法進(jìn)一步包括基于第一選通信號(hào)、第二選通信號(hào)、以及輸出啟用輸入信號(hào)來提供輸出啟用輸出信號(hào)。

在另一方面，公開了一種用于延遲輸出啟用的延遲電路。該延遲電路包括配置成生成第一選通信號(hào)的第一移位寄存器鏈。該延遲電路進(jìn)一步包括配置成生成第二選通信號(hào)的第二移位寄存器鏈，其中第二選通信號(hào)的每次轉(zhuǎn)變與第一選通信號(hào)的每次對(duì)應(yīng)轉(zhuǎn)變是相反的。該延遲電路進(jìn)一步包括配置成基于第一選通信號(hào)、第二選通信號(hào)、以及輸入信號(hào)來提供輸出啟用輸出信號(hào)的經(jīng)延遲輸出。

在另一方面，公開了一種SoundWire^TM設(shè)備。該SoundWire^TM設(shè)備包括SoundWire^TM通信總線。該SoundWire^TM通信總線包括數(shù)據(jù)線和時(shí)鐘線。該SoundWire^TM設(shè)備進(jìn)一步包括經(jīng)由SoundWire^TM通信總線來耦合至一個(gè)或多個(gè)從設(shè)備的主設(shè)備。該一個(gè)或多個(gè)從設(shè)備中的每一個(gè)從設(shè)備包括延遲電路。多個(gè)延遲電路之中的每個(gè)延遲電路包括第一移位寄存器鏈。該第一移位寄存器鏈包括配置成接收輸出啟用輸入信號(hào)的第一鏈輸入，其中該輸出啟用輸入信號(hào)是基于時(shí)鐘線上所提供的慢時(shí)鐘信號(hào)的。該第一移位寄存器鏈進(jìn)一步包括配置成接收快時(shí)鐘信號(hào)的第一鏈時(shí)鐘輸入。該第一移位寄存器鏈進(jìn)一步包括配置成提供第一選通信號(hào)的第一鏈輸出。多個(gè)延遲電路之中的每個(gè)延遲電路進(jìn)一步包括第二移位寄存器鏈。第二移位寄存器鏈包括配置成接收輸出啟用輸入信號(hào)的第二鏈輸入。該第二移位寄存器鏈進(jìn)一步包括配置成接收快時(shí)鐘信號(hào)的第二鏈時(shí)鐘輸入。該第二移位寄存器鏈進(jìn)一步包括配置成提供第二選通信號(hào)的第二鏈輸出，其中第二選通信號(hào)的每次轉(zhuǎn)變與第一選通信號(hào)的每次對(duì)應(yīng)轉(zhuǎn)變是相反的。多個(gè)延遲電路之中的每個(gè)延遲電路進(jìn)一步包括配置成基于第一選通信號(hào)、第二選通信號(hào)、以及輸出啟用輸入信號(hào)來提供輸出啟用輸出信號(hào)的經(jīng)延遲輸出。

附圖簡(jiǎn)述

圖1是包括耦合至多個(gè)從設(shè)備的主設(shè)備的示例性SoundWire^TM系統(tǒng)的框圖；

圖2是配置成向從設(shè)備提供近似延遲的示例性延遲電路的框圖；

圖3是配置成以面積高效和功率高效的方式來向從設(shè)備提供高度準(zhǔn)確的延遲的示例性延遲電路的框圖；

圖4是由圖3中的延遲電路生成的示例性信號(hào)的時(shí)序圖；

圖5是解說以面積高效和功率高效的方式來將輸入信號(hào)延遲一高度準(zhǔn)確的延遲的示例性過程的流程圖；

圖6是采用用于選擇特定延遲的頻率補(bǔ)償電路的示例性延遲電路的框圖；

圖7是采用用于啟用和禁用快時(shí)鐘以降低功耗的功率降低電路的示例性延遲電路的框圖；以及

圖8是可包括圖3中的延遲電路的示例性的基于處理器的系統(tǒng)的框圖。

詳細(xì)描述

現(xiàn)在參照附圖，描述了本公開的若干示例性方面。措辭“示例性”在本文中用于表示“用作示例、實(shí)例或解說”。本文中描述為“示例性”的任何方面不必然被解釋為優(yōu)于或勝過其他方面。

詳細(xì)描述中公開的各方面包括延遲電路以及相關(guān)的系統(tǒng)和方法。在一個(gè)方面，提供了使用簡(jiǎn)單邏輯來準(zhǔn)確地延遲輸出啟用信號(hào)以便減小或避免從設(shè)備內(nèi)的數(shù)據(jù)危害的延遲電路。這一邏輯被配置成通過利用快時(shí)鐘與相應(yīng)的慢時(shí)鐘之間的定時(shí)關(guān)系來提供高度準(zhǔn)確的延遲。更具體地，延遲電路包括兩個(gè)分開的被配置成接收基于該慢時(shí)鐘的輸出啟用輸入信號(hào)的移位寄存器鏈。第一移位寄存器鏈由快時(shí)鐘的正邊沿進(jìn)行時(shí)鐘定時(shí)，由此響應(yīng)于該快時(shí)鐘的正轉(zhuǎn)變而提供結(jié)果得到的第一選通信號(hào)。第二移位寄存器鏈由快時(shí)鐘的負(fù)邊沿進(jìn)行時(shí)鐘定時(shí)，由此響應(yīng)于該快時(shí)鐘的負(fù)邊沿而提供結(jié)果得到的第二選通信號(hào)。使用快時(shí)鐘的相反的邊沿來觸發(fā)移位寄存器鏈允許對(duì)應(yīng)的延遲相對(duì)于該快時(shí)鐘保持準(zhǔn)確。以此方式，該簡(jiǎn)單邏輯結(jié)合輸出啟用輸入信號(hào)一起使用第一選通信號(hào)和第二選通信號(hào)來提供經(jīng)延遲的輸出啟用輸出信號(hào)。因此，基于快時(shí)鐘和慢時(shí)鐘通過采用結(jié)合移位寄存器鏈的邏輯來創(chuàng)建延遲允許延遲電路為輸出啟用信號(hào)提供高度準(zhǔn)確的時(shí)間延遲，以便以面積高效和功率高效的方式來減小或避免數(shù)據(jù)危害。

在討論本文中公開的延遲電路的諸方面之前，首先描述了示例性SoundWire^TM系統(tǒng)。就此而言，圖1是具有作為SoundWire^TM兼容的電子設(shè)備來通信地耦合至SoundWire^TM通信總線16的一(1)個(gè)主設(shè)備12以及四(4)個(gè)從設(shè)備14(1)-14(4)的示例性SoundWire^TM系統(tǒng)10的框圖。在示例性方面，從設(shè)備14(1)-14(4)可以是話筒、揚(yáng)聲器、或其他音頻設(shè)備。主設(shè)備12使用兩(2)個(gè)信號(hào)來與從設(shè)備14(1)-14(4)通信：在SoundWire^TM通信總線16的公共時(shí)鐘線20(“CLK 20”)上傳達(dá)的時(shí)鐘信號(hào)18，以及在SoundWire^TM通信總線16的公共數(shù)據(jù)線24(“數(shù)據(jù)24”)上傳達(dá)的數(shù)據(jù)信號(hào)22。雖然圖1中僅解說了四個(gè)從設(shè)備14(1)-14(4)，但是應(yīng)當(dāng)領(lǐng)會(huì)，SoundWire^TM規(guī)范支持每主設(shè)備12最多達(dá)十一(11)個(gè)從設(shè)備14。應(yīng)當(dāng)領(lǐng)會(huì)，主設(shè)備12可具有與其相關(guān)聯(lián)的控制系統(tǒng)26，該控制系統(tǒng)26可以是硬件實(shí)現(xiàn)的處理器，該處理器具有存儲(chǔ)在與該處理器相關(guān)聯(lián)的存儲(chǔ)器中的相關(guān)聯(lián)的軟件。在示例性方面，控制系統(tǒng)26是主設(shè)備12的片上系統(tǒng)(SoC)的一部分。在替換的示例性方面，控制系統(tǒng)26可以與包括SoundWire^TM系統(tǒng)10的計(jì)算設(shè)備的中央處理器相關(guān)聯(lián)。在其他示例性方面，從設(shè)備14(1)-14(4)各自具有相應(yīng)的從控制系統(tǒng)28(1)-28(4)。注意，雖然這一方面解說了主設(shè)備12和從設(shè)備14(1)-14(4)內(nèi)的各種元件，但是其他方面可包括替換元件或配置且達(dá)成類似的功能性。

繼續(xù)參照?qǐng)D1，SoundWire^TM系統(tǒng)10采用結(jié)合雙倍數(shù)據(jù)速率(“DDR”)的經(jīng)修改的非歸零反相(“NRZI”)編碼方案，其中在時(shí)鐘信號(hào)18上的每次轉(zhuǎn)變之際檢查“數(shù)據(jù)24”并潛在地驅(qū)動(dòng)“數(shù)據(jù)24”。作為非限定性示例，從設(shè)備14(1)-14(4)可以基于每個(gè)相應(yīng)的從設(shè)備14(1)-14(4)的對(duì)應(yīng)的數(shù)據(jù)輸出啟用信號(hào)(“數(shù)據(jù)_OE”)來驅(qū)動(dòng)“數(shù)據(jù)24”。以此方式根據(jù)DDR來驅(qū)動(dòng)“數(shù)據(jù)24”使得相應(yīng)的“數(shù)據(jù)_OE”在時(shí)鐘信號(hào)18的每個(gè)循環(huán)期間潛在地轉(zhuǎn)變四(4)次。更具體地，相應(yīng)的“數(shù)據(jù)_OE”可以響應(yīng)于時(shí)鐘信號(hào)18轉(zhuǎn)變?yōu)楦哌壿嬰娖蕉D(zhuǎn)變?yōu)楦哌壿嬰娖揭约膀?qū)動(dòng)第一數(shù)據(jù)分段。然而，在時(shí)鐘信號(hào)18達(dá)到低邏輯電平之際，“數(shù)據(jù)_OE”可轉(zhuǎn)變?yōu)榈瓦壿嬰娖揭员阃Ｖ跪?qū)動(dòng)第一數(shù)據(jù)分段，并且稍后轉(zhuǎn)變?yōu)楦哌壿嬰娖揭蚤_始驅(qū)動(dòng)第二數(shù)據(jù)分段。在時(shí)鐘信號(hào)18再次轉(zhuǎn)變?yōu)楦哌壿嬰娖綍r(shí)，“數(shù)據(jù)_OE”可轉(zhuǎn)變?yōu)榈瓦壿嬰娖揭酝Ｖ跪?qū)動(dòng)第二數(shù)據(jù)分段。在SoundWire^TM系統(tǒng)10中，“數(shù)據(jù)_OE”在時(shí)鐘信號(hào)18的一個(gè)循環(huán)期間的這種多次轉(zhuǎn)變?cè)龃罅藢?duì)應(yīng)的從設(shè)備14(1)-14(4)中的數(shù)據(jù)危害的可能性。為了避免此類數(shù)據(jù)危害，SoundWire^TM協(xié)議建議相應(yīng)地延遲“數(shù)據(jù)_OE”。

就此而言，圖2解說了由SoundWire^TM協(xié)議提出的示例性常規(guī)延遲電路30，該延遲電路30可被配置成在SoundWire^TM系統(tǒng)10中延遲相應(yīng)的從設(shè)備14(1)-14(4)的“數(shù)據(jù)_OE”。具體而言，常規(guī)延遲電路30包括可被配置成為相應(yīng)的“數(shù)據(jù)_OE”提供近似延遲的通用延遲元件32(1)-32(3)。作為非限定性示例，每個(gè)通用延遲元件32(1)-32(3)可使用庫單元來設(shè)計(jì)，以便提供經(jīng)預(yù)定義的、簡(jiǎn)單的延遲。通過以此方式使用庫單元來設(shè)計(jì)通用延遲元件32(1)-32(3)，與采用模擬電路系統(tǒng)以基于跟蹤時(shí)鐘信號(hào)18的相位來提供延遲相比較而言，常規(guī)延遲電路30可消耗較少的面積和功率。然而，值得注意的是，由于SoundWire^TM系統(tǒng)10中的工藝、電壓和溫度(“PVT”)漂移，因而由基于庫單元的通用延遲元件32(1)-32(3)所提供的延遲可寬泛地變化。由此，為從設(shè)備14(1)-14(4)的“數(shù)據(jù)_OE”提供更為準(zhǔn)確的延遲以避免數(shù)據(jù)危害，同時(shí)還降低對(duì)應(yīng)的常規(guī)延遲電路30的面積消耗和功耗將是有利的。

就此而言，圖3解說了對(duì)應(yīng)于本公開的示例性方面的延遲電路34。延遲電路34被配置成提供類似于圖1中的主設(shè)備12或從設(shè)備14(1)-14(4)的設(shè)備的輸出啟用信號(hào)的高度準(zhǔn)確的延遲，并且可比類似于圖2中的常規(guī)延遲電路30的延遲電路需要更少的面積和功率。更具體地，延遲電路34包括第一移位寄存器鏈36，其具有配置成接收基于慢時(shí)鐘信號(hào)42的輸出啟用輸入信號(hào)40的第一鏈輸入38。第一移位寄存器鏈36還包括配置成接收快時(shí)鐘信號(hào)46的第一鏈時(shí)鐘輸入44，其中快時(shí)鐘信號(hào)46具有比慢時(shí)鐘信號(hào)42更高的頻率。在快時(shí)鐘信號(hào)46的正轉(zhuǎn)變之際，第一移位寄存器鏈36被配置成在第一鏈輸出50上提供第一選通信號(hào)48。延遲電路34還包括配置成在第二鏈輸入54上接收輸出啟用輸入信號(hào)40的第二移位寄存器鏈52。第二移位寄存器鏈52包括配置成接收快時(shí)鐘信號(hào)46的第二鏈時(shí)鐘輸入56。響應(yīng)于快時(shí)鐘信號(hào)46的負(fù)轉(zhuǎn)變，第二移位寄存器鏈52被配置成在第二鏈輸出60上提供第二選通信號(hào)58。另外，延遲電路34包括簡(jiǎn)單邏輯62，其使用第一選通信號(hào)48和第二選通信號(hào)58以在經(jīng)延遲的輸出66上提供輸出啟用輸出信號(hào)64，其中輸出啟用輸出信號(hào)64是輸出啟用輸入信號(hào)40的經(jīng)延遲版本。

繼續(xù)參照?qǐng)D3，在示例性方面，第一移位寄存器鏈36包括第一移位元件68(1)-68(4)。第一時(shí)鐘信號(hào)46被提供給每個(gè)第一移位元件68(1)-68(4)的對(duì)應(yīng)的時(shí)鐘輸入70(1)-70(4)。第一移位元件68(1)和68(3)響應(yīng)于快時(shí)鐘信號(hào)46的正轉(zhuǎn)變來進(jìn)行時(shí)鐘定時(shí)，而第一移位元件68(2)和68(4)響應(yīng)于快時(shí)鐘信號(hào)46的負(fù)轉(zhuǎn)變來進(jìn)行時(shí)鐘定時(shí)。另外，第二移位寄存器鏈52包括第二移位元件72(1)-72(4)?？鞎r(shí)鐘信號(hào)46被提供給每個(gè)第二移位元件72(1)-72(4)的對(duì)應(yīng)的時(shí)鐘輸入74(1)-74(4)。第二移位元件72(1)和72(3)響應(yīng)于快時(shí)鐘信號(hào)46的負(fù)轉(zhuǎn)變來進(jìn)行時(shí)鐘定時(shí)，而第二移位元件72(2)和72(4)響應(yīng)于快時(shí)鐘信號(hào)46的正轉(zhuǎn)變來進(jìn)行時(shí)鐘定時(shí)。以此方式，第二選通信號(hào)58的每次轉(zhuǎn)變?cè)谶壿嬌吓c第一選通信號(hào)48的對(duì)應(yīng)轉(zhuǎn)變是相反的。由此，在第一選通信號(hào)58擁有高邏輯值時(shí)，第二選通信號(hào)58擁有低邏輯值。注意，雖然這一示例性方面包括第一移位元件68(1)-68(4)和第二移位元件72(1)-72(4)，但是其他方面可通過采用偶數(shù)數(shù)目N的第一移位元件68(1)-68(N)和第二移位元件72(1)-72(N)來達(dá)成類似的功能性。在另一示例性方面，移位元件68、72的數(shù)目可以有所不同。例如，可存在偶數(shù)N個(gè)第一移位元件68(1)-68(N)以及奇數(shù)M個(gè)第二移位元件72(1)-72(M)(或反過來)。在又另一示例中，可存在奇數(shù)M個(gè)第一移位元件68(1)-68(M)以及奇數(shù)M個(gè)第二移位元件72(1)-72(M)。

繼續(xù)參照?qǐng)D3，在示例性方面，輸出啟用輸入信號(hào)40是基于經(jīng)過觸發(fā)器76的慢時(shí)鐘信號(hào)42的。具體而言，觸發(fā)器76包括配置成接收數(shù)據(jù)信號(hào)80的觸發(fā)器輸入78。觸發(fā)器76還包括配置成接收慢時(shí)鐘信號(hào)42的觸發(fā)器時(shí)鐘輸入82。由此，觸發(fā)器輸出84被配置成提供輸出啟用輸入信號(hào)40。另外，在這一示例性方面，快時(shí)鐘信號(hào)46由快時(shí)鐘生成，其中該快時(shí)鐘是環(huán)形振蕩器86。

繼續(xù)參照?qǐng)D3，在這一示例性方面，簡(jiǎn)單邏輯62包括“或(OR)”邏輯門88，其被配置成在第一OR輸入90上接收第一選通信號(hào)48，以及在第二OR輸入92上接收第二選通信號(hào)58。簡(jiǎn)單邏輯62在這一方面還包括“與(AND)”邏輯門94，其被配置成在第一AND輸入96上接收輸出啟用輸入信號(hào)40，而第二AND輸入98被耦合至OR邏輯門88的OR輸出100。另外，AND邏輯門94被配置成在延遲電路34的經(jīng)延遲輸出66上生成輸出啟用輸出信號(hào)64。注意，其他方面可使用其他基于OR和/或基于AND的邏輯門來分別替代OR邏輯門88以及AND邏輯門94以達(dá)成類似的功能性。通過結(jié)合第一移位寄存器鏈36和第二移位寄存器鏈52一起使用簡(jiǎn)單邏輯62基于快時(shí)鐘信號(hào)46和慢時(shí)鐘信號(hào)42來創(chuàng)建延遲，允許延遲電路34為圖1中的從設(shè)備14(1)-14(4)的“數(shù)據(jù)_OE”提供高度準(zhǔn)確的時(shí)間延遲。以此方式，延遲電路34可在與使用模擬電路系統(tǒng)或庫單元來生成延遲相比較而言潛在地消耗較少面積和功率的同時(shí)，提供減小或避免數(shù)據(jù)危害的高度準(zhǔn)確的時(shí)間延遲。

就此而言，圖4解說了由圖3中的延遲電路34生成的示例性信號(hào)102的時(shí)序圖。具體而言，輸出啟用輸入信號(hào)40如由箭頭104示出的那樣轉(zhuǎn)變?yōu)楦哌壿嬛?。響?yīng)于在輸出啟用輸入信號(hào)40轉(zhuǎn)變?yōu)楦哌壿嬛抵罂鞎r(shí)鐘信號(hào)46的首次轉(zhuǎn)變(如由箭頭106示出的)，可以通過對(duì)第一移位元件68(1)和第二移位元件72(1)的輸出進(jìn)行采樣來由延遲電路34生成第一延遲信號(hào)108。類似地，響應(yīng)于在輸出啟用輸入信號(hào)40轉(zhuǎn)變?yōu)楦哌壿嬛抵罂鞎r(shí)鐘信號(hào)46的第二次轉(zhuǎn)變(如由箭頭110示出的)，可以通過對(duì)第一移位元件68(2)和第二移位元件72(2)的輸出進(jìn)行采樣來由延遲電路34生成第二延遲信號(hào)112。另外，響應(yīng)于在輸出啟用輸入信號(hào)40轉(zhuǎn)變?yōu)楦哌壿嬛抵罂鞎r(shí)鐘信號(hào)46的第三次轉(zhuǎn)變(如由箭頭114示出的)，可以通過對(duì)第一移位元件68(3)和第二移位元件72(3)的輸出進(jìn)行采樣來由延遲電路34生成第三延遲信號(hào)116。以此方式，因?yàn)榈谝灰莆患拇嫫麈?6和第二移位寄存器鏈52在這一示例性方面各自具有四(4)個(gè)級(jí)，所以響應(yīng)于快時(shí)鐘信號(hào)46的第四次轉(zhuǎn)變(如由箭頭120指示的那樣)，輸出啟用輸出信號(hào)64轉(zhuǎn)變?yōu)楦?如由箭頭118指示的)。由此，由延遲電路34生成的延遲(t_延遲)可以用取決于由第一移位寄存器鏈36和第二移位寄存器鏈52采用的級(jí)數(shù)的精度等級(jí)來創(chuàng)建。具體而言，由延遲電路34生成的延遲(t_延遲)可以藉由下式來計(jì)算：

t_延遲＝t_不確定+N×t_{快時(shí)鐘/2} (式1)

就此而言，N是由第一移位寄存器鏈36和第二移位寄存器鏈52中的每一者所采用的級(jí)數(shù)(例如，在延遲電路34中為四(4))；t_不確定表示快時(shí)鐘信號(hào)46和慢時(shí)鐘信號(hào)42的相位之間的不確定性；以及t_{快時(shí)鐘/2}表示快時(shí)鐘信號(hào)46的二分之一個(gè)循環(huán)。因此，如由圖4中的示例性信號(hào)102解說的，圖3中的延遲電路34可被配置成為“數(shù)據(jù)_OE”提供高度準(zhǔn)確的時(shí)間延遲，這與由采用庫單元的延遲電路(諸如圖2中的常規(guī)延遲電路30)生成的近似時(shí)間延遲形成對(duì)比。

就此而言，圖5解說了由圖3中的延遲電路34采用的示例性過程122，該示例性過程122用于在與使用模擬電路系統(tǒng)或庫單元來生成延遲相比較而言潛在地消耗較少的面積和功率的同時(shí)將輸出啟用輸入信號(hào)40延遲高度準(zhǔn)確的延遲。具體而言，延遲電路34被配置成接收快時(shí)鐘信號(hào)46(框124)。延遲電路34被配置成接收慢時(shí)鐘信號(hào)42(框126)。另外，延遲電路34被配置成接收輸出啟用輸入信號(hào)40，其中輸出啟用輸入信號(hào)40是基于慢時(shí)鐘信號(hào)42的(框128)。延遲電路34被配置成基于輸出啟用輸入信號(hào)40和快時(shí)鐘信號(hào)46來生成第一選通信號(hào)48(框130)。延遲電路34還被配置成基于輸出啟用輸入信號(hào)40和快時(shí)鐘信號(hào)46來生成第二選通信號(hào)58，其中第二選通信號(hào)58的每次轉(zhuǎn)變與第一選通信號(hào)48的每次對(duì)應(yīng)轉(zhuǎn)變是相反的(框132)。另外，延遲電路34被配置成基于第一選通信號(hào)48、第二選通信號(hào)58、以及輸出啟用輸入信號(hào)40來提供輸出啟用輸出信號(hào)64(框134)。通過采用過程122，延遲電路34可在與使用模擬電路系統(tǒng)或庫單元來生成延遲相比較而言潛在地消耗較少面積和功率的同時(shí)提供可減小或避免延遲電路34中的數(shù)據(jù)危害的高度準(zhǔn)確的延遲。

雖然延遲電路34可被配置成生成高度準(zhǔn)確的時(shí)間延遲，但是此類延遲可能由于PVT變動(dòng)如何影響快時(shí)鐘信號(hào)46的穩(wěn)定性而有所不同。就此而言，圖6解說了采用頻率補(bǔ)償電路138的示例性延遲電路136，該頻率補(bǔ)償電路138用于基于慢時(shí)鐘信號(hào)42與快時(shí)鐘信號(hào)46之間的延遲變化來補(bǔ)償輸出啟用輸出信號(hào)64。延遲電路136包括與圖3中的延遲電路34共同的某些組件和電路，它們?cè)趫D3與6之間用共同的元件編號(hào)示出。在示例性方面，頻率補(bǔ)償電路138包括計(jì)數(shù)器電路140，其配置成對(duì)在慢時(shí)鐘信號(hào)42的單個(gè)循環(huán)期間發(fā)生的快時(shí)鐘信號(hào)46的轉(zhuǎn)變的數(shù)目進(jìn)行計(jì)數(shù)。頻率補(bǔ)償電路138被配置成基于所計(jì)數(shù)的快時(shí)鐘信號(hào)46的轉(zhuǎn)變的數(shù)目來計(jì)算慢時(shí)鐘信號(hào)42與快時(shí)鐘信號(hào)46之間的延遲變化。此類延遲變化由頻率補(bǔ)償電路138用于生成選擇信號(hào)142，該選擇信號(hào)142被提供給延遲電路136中的復(fù)用器144。復(fù)用器144包括耦合至每個(gè)第一移位元件68(1)-68(4)的輸出的數(shù)據(jù)輸入146(1)-146(4)，以及耦合至每個(gè)第二移位元件72(1)-72(4)的輸出的數(shù)據(jù)輸入146(5)-146(8)。另外，復(fù)用器144被配置成基于由頻率補(bǔ)償電路138生成的選擇信號(hào)142來向簡(jiǎn)單邏輯62提供第一選通信號(hào)48和第二選通信號(hào)58。由此，頻率補(bǔ)償電路138能夠通過根據(jù)PVT變動(dòng)對(duì)快時(shí)鐘信號(hào)46所具有的影響來確定第一移位寄存器鏈36和第二移位寄存器鏈52內(nèi)的哪一級(jí)提供最準(zhǔn)確的延遲來補(bǔ)償輸出啟用輸出信號(hào)64。

雖然圖3中的延遲電路34被配置成在與圖2中的常規(guī)延遲電路30相比較而言潛在地使用較少面積和功率的同時(shí)提供高度準(zhǔn)確的時(shí)間延遲，但是附加的組件可被包括在其他方面以進(jìn)一步降低功耗。就此而言，圖7解說了采用配置成降低功耗的功率降低電路150的示例性延遲電路148。延遲電路148包括與圖3中的延遲電路34共同的某些組件和電路，它們?cè)趫D3與7之間用共同的元件編號(hào)示出。在示例性方面，功率降低電路150被配置成當(dāng)輸出啟用輸入信號(hào)40在邏輯上等于輸出啟用輸出信號(hào)64時(shí)暫?？鞎r(shí)鐘信號(hào)46。具體而言，功率降低電路150包括配置成接收輸出啟用輸入信號(hào)40和輸出啟用輸出信號(hào)64的“異或(XOR)”邏輯門152。XOR邏輯門152被配置成使用此類輸入來向生成快時(shí)鐘信號(hào)46的環(huán)形振蕩器86提供功率降低信號(hào)154。由此，當(dāng)輸出啟用輸入信號(hào)40具有與輸出啟用輸出信號(hào)64相同的邏輯值時(shí)，功率降低信號(hào)154向環(huán)形振蕩器86中的AND邏輯門156提供高邏輯值。AND邏輯門156被配置成除了接收功率降低信號(hào)154之外還從串聯(lián)耦合的反相器160(1)-160(3)中的最終反相器160(3)接收反相器信號(hào)158。以此方式，環(huán)形振蕩器86在不需要延遲時(shí)將不生成快時(shí)鐘信號(hào)46，由此降低延遲電路148的功耗而不負(fù)面地影響延遲功能性。注意，其他方面可使用其他基于XOR和/或基于AND的邏輯門來分別替代XOR邏輯門152以及AND邏輯門156以達(dá)成類似的功能性。

本文中所包括的諸方面被描述為在采用SoundWire^TM協(xié)議的設(shè)備內(nèi)使用。例如，在圖1中，延遲電路以及相關(guān)的系統(tǒng)和方法可在SoundWire^TM系統(tǒng)10中的從控制系統(tǒng)28(1)-28(4)內(nèi)采用。然而，延遲電路以及相關(guān)的系統(tǒng)和方法也可在采用其他協(xié)議的設(shè)備內(nèi)采用。

根據(jù)本文中公開的諸方面的延遲電路以及相關(guān)的系統(tǒng)和方法可在任何基于處理器的設(shè)備中提供或被集成到任何基于處理器的設(shè)備中。不作為限定的示例包括機(jī)頂盒、娛樂單元、導(dǎo)航設(shè)備、通信設(shè)備、固定位置數(shù)據(jù)單元、移動(dòng)位置數(shù)據(jù)單元、移動(dòng)電話、蜂窩電話、計(jì)算機(jī)、便攜式計(jì)算機(jī)、臺(tái)式計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、監(jiān)視器、計(jì)算機(jī)監(jiān)視器、電視機(jī)、調(diào)諧器、無線電、衛(wèi)星無線電、音樂播放器、數(shù)字音樂播放器、便攜式音樂播放器、數(shù)字視頻播放器、視頻播放器、數(shù)字視頻碟(DVD)播放器、以及便攜式數(shù)字視頻播放器。

就此而言，圖8解說了可采用圖3中解說的延遲電路34的基于處理器的系統(tǒng)162的示例。在該示例中，基于處理器的系統(tǒng)162包括一個(gè)或多個(gè)中央處理單元(CPU)164，其各自包括一個(gè)或多個(gè)處理器166。(諸)CPU 164可具有耦合至(諸)處理器166以用于對(duì)臨時(shí)存儲(chǔ)的數(shù)據(jù)快速訪問的高速緩存存儲(chǔ)器168。(諸)CPU 164被耦合到系統(tǒng)總線170，且可交互耦合被包括在基于處理器的系統(tǒng)162中的主設(shè)備和從設(shè)備。如眾所周知的，(諸)CPU 164通過在系統(tǒng)總線170上交換地址、控制、以及數(shù)據(jù)信息來與這些其他設(shè)備通信。例如，(諸)CPU 164可向作為從設(shè)備的示例的存儲(chǔ)器控制器172傳達(dá)總線事務(wù)請(qǐng)求。盡管未在圖8中解說，但可提供多個(gè)系統(tǒng)總線170，其中每個(gè)系統(tǒng)總線170構(gòu)成不同的織構(gòu)。

其他主設(shè)備和從設(shè)備可被連接至系統(tǒng)總線170。如圖8中解說的，作為示例，這些設(shè)備可包括存儲(chǔ)器系統(tǒng)174、一個(gè)或多個(gè)輸入設(shè)備176、一個(gè)或多個(gè)輸出設(shè)備178、一個(gè)或多個(gè)網(wǎng)絡(luò)接口設(shè)備180、以及一個(gè)或多個(gè)顯示器控制器182。(諸)輸入設(shè)備176可包括任何類型的輸入設(shè)備，包括但不限于輸入鍵、開關(guān)、語音處理器等。(諸)輸出設(shè)備178可包括任何類型的輸出設(shè)備，包括但不限于音頻、視頻、其他視覺指示器等。(諸)網(wǎng)絡(luò)接口設(shè)備180可以是被配置成允許去往和來自網(wǎng)絡(luò)184的數(shù)據(jù)交換的任何設(shè)備。網(wǎng)絡(luò)184可以是任何類型的網(wǎng)絡(luò)，包括但不限于：有線或無線網(wǎng)絡(luò)、私有或公共網(wǎng)絡(luò)、局域網(wǎng)(LAN)、廣域網(wǎng)、無線局域網(wǎng)、以及因特網(wǎng)。(諸)網(wǎng)絡(luò)接口設(shè)備180可被配置成支持所期望的任何類型的通信協(xié)議。存儲(chǔ)器系統(tǒng)174可包括一個(gè)或多個(gè)存儲(chǔ)器單元186(1)-186(N)。

(諸)CPU 164還可被配置成在系統(tǒng)總線170上訪問(諸)顯示控制器182以控制發(fā)送至一個(gè)或多個(gè)顯示器188的信息。(諸)顯示器控制器182經(jīng)由一個(gè)或多個(gè)視頻處理器190向(諸)顯示器188發(fā)送要顯示的信息，視頻處理器190將要顯示的信息處理成適于(諸)顯示器188的格式。(諸)顯示器188可包括任何類型的顯示器，包括但不限于：陰極射線管(CRT)、發(fā)光二極管顯示器(LED)、液晶顯示器(LCD)、等離子顯示器等。

本領(lǐng)域技術(shù)人員將進(jìn)一步領(lǐng)會(huì)，結(jié)合本文所公開的諸方面描述的各種解說性邏輯塊、模塊、電路和算法可被實(shí)現(xiàn)為電子硬件、存儲(chǔ)在存儲(chǔ)器中或另一計(jì)算機(jī)可讀介質(zhì)中并由處理器或其它處理設(shè)備執(zhí)行的指令、或這兩者的組合。作為示例，本文描述的主設(shè)備和從設(shè)備可用在任何電路、硬件組件、集成電路(IC)、或IC芯片中。本文所公開的存儲(chǔ)器可以是任何類型和大小的存儲(chǔ)器，且可配置成存儲(chǔ)所需的任何類型的信息。為清楚地解說這種可互換性，以上已經(jīng)以其功能性的形式一般地描述了各種解說性組件、框、模塊、電路和步驟。此類功能性如何被實(shí)現(xiàn)取決于具體應(yīng)用、設(shè)計(jì)選擇、和/或加諸于整體系統(tǒng)上的設(shè)計(jì)約束。技術(shù)人員可針對(duì)每種特定應(yīng)用以不同方式來實(shí)現(xiàn)所描述的功能性，但此類實(shí)現(xiàn)決策不應(yīng)被解讀為致使脫離本公開的范圍。

結(jié)合本文中公開的諸方面描述的各種解說性邏輯塊、模塊、以及電路可用設(shè)計(jì)成執(zhí)行本文中描述的功能的處理器、數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場(chǎng)可編程門陣列(FPGA)或其他可編程邏輯器件、分立的門或晶體管邏輯、分立的硬件組件、或其任何組合來實(shí)現(xiàn)或執(zhí)行。處理器可以是微處理器，但在替代方案中，處理器可以是任何常規(guī)處理器、控制器、微控制器或狀態(tài)機(jī)。處理器還可以被實(shí)現(xiàn)為計(jì)算設(shè)備的組合，例如DSP與微處理器的組合、多個(gè)微處理器、與DSP核心協(xié)同的一個(gè)或多個(gè)微處理器或任何其它此類配置。

本文所公開的各方面可被體現(xiàn)為硬件和存儲(chǔ)在硬件中的指令，并且可駐留在例如隨機(jī)存取存儲(chǔ)器(RAM)、閃存、只讀存儲(chǔ)器(ROM)、電可編程ROM(EPROM)、電可擦可編程ROM(EEPROM)、寄存器、硬盤、可移動(dòng)盤、CD-ROM、或本領(lǐng)域中所知的任何其它形式的計(jì)算機(jī)可讀介質(zhì)中。示例性存儲(chǔ)介質(zhì)被耦合到處理器，以使得處理器能從/向該存儲(chǔ)介質(zhì)讀取/寫入信息。替換地，存儲(chǔ)介質(zhì)可以被整合到處理器。處理器和存儲(chǔ)介質(zhì)可駐留在ASIC中。ASIC可駐留在遠(yuǎn)程站中。在替換方案中，處理器和存儲(chǔ)介質(zhì)可作為分立組件駐留在遠(yuǎn)程站、基站或服務(wù)器中。

還注意到，本文任何示例性方面中描述的操作步驟是為了提供示例和討論而被描述的。所描述的操作可按除了所解說的順序之外的眾多不同順序來執(zhí)行。此外，在單個(gè)操作步驟中描述的操作實(shí)際上可在多個(gè)不同步驟中執(zhí)行。另外，示例性方面中討論的一個(gè)或多個(gè)操作步驟可被組合。將理解，如對(duì)本領(lǐng)域技術(shù)人員顯而易見地，在流程圖中解說的操作步驟可進(jìn)行眾多不同的修改。本領(lǐng)域技術(shù)人員還將理解，可使用各種不同技術(shù)中的任何一種來表示信息和信號(hào)。例如，以上描述通篇引述的數(shù)據(jù)、指令、命令、信息、信號(hào)、位(比特)、碼元、和碼片可由電壓、電流、電磁波、磁場(chǎng)或磁粒子、光場(chǎng)或光學(xué)粒子、或其任何組合來表示。

提供對(duì)本公開的先前描述是為使得本領(lǐng)域任何技術(shù)人員皆能夠制作或使用本公開。對(duì)本公開的各種修改對(duì)本領(lǐng)域技術(shù)人員而言將容易是顯而易見的，并且本文中所定義的普適原理可被應(yīng)用到其他變型而不會(huì)脫離本公開的精神或范圍。由此，本公開并非旨在被限定于本文中所描述的示例和設(shè)計(jì)，而是應(yīng)被授予與本文中所公開的原理和新穎特征一致的最廣義的范圍。