技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明涉及一種FPGA中多功能硬件專用乘法器，該乘法器中，前加法器的輸入端接收FPGA芯片的第一串并行數(shù)據(jù)，其輸出端與乘法計(jì)算單元的輸入端相連；乘法計(jì)算單元的輸出端與后加法器的第一輸入端相連；數(shù)據(jù)選擇器的輸入端接收FPGA芯片的第一串并行數(shù)據(jù)，其輸出端與后加法器的第二輸入端相連；進(jìn)位控制器的輸入端接收FPGA芯片的第一串并行數(shù)據(jù)，其輸出端與后加法器的第三輸入端相連；后加法器一個輸出端輸出第二串并行數(shù)據(jù)，其另一個輸出端與數(shù)據(jù)匹配比較器的一個輸入端相連；數(shù)據(jù)匹配比較器的另一個輸入端接收FPGA芯片的第一串并行數(shù)據(jù)。本發(fā)明的乘法器能夠?qū)崿F(xiàn)高速、高性能的乘法運(yùn)算，實(shí)現(xiàn)濾波器設(shè)計(jì)、數(shù)據(jù)比較，尤其是大位寬數(shù)據(jù)的乘法和比較的功能。

技術(shù)研發(fā)人員：何軻
受保護(hù)的技術(shù)使用者：京微雅格（北京）科技有限公司
技術(shù)研發(fā)日：2016.02.06
技術(shù)公布日：2017.08.15