本發(fā)明涉及電子技術(shù)領(lǐng)域，特別涉及一種時鐘網(wǎng)絡(luò)。

背景技術(shù)：

在服務(wù)器等設(shè)備中，一般需要時鐘源為各個芯片以及各個模塊提供時鐘信號，通過時鐘信號才能保證服務(wù)器等設(shè)備的正常運行。以服務(wù)器主板為例，在服務(wù)器主板上有CPU、BMC(Baseboard Management Controller，基板管理控制器)等部件，為了給主板上的各個部件提供時鐘信號，根據(jù)各個部件對時鐘信號的需求為每個部件配置對應(yīng)的時鐘源，主板上的時鐘源構(gòu)成時鐘網(wǎng)絡(luò)。

現(xiàn)有的時鐘網(wǎng)絡(luò)中，一般都是通過時鐘發(fā)生器產(chǎn)生需要的時鐘信號，將需要的時鐘信號輸出給相應(yīng)的部件?，F(xiàn)有的時鐘網(wǎng)絡(luò)的結(jié)構(gòu)較簡單，當(dāng)需要在設(shè)備中添加新的部件時，需要添加與該部件相匹配的時鐘發(fā)生器，可能會對整個設(shè)備的整體性能產(chǎn)生影響。舉例來說，為了在主板上添加硬盤，需要為該硬盤添加相應(yīng)的時鐘發(fā)生器，來為該硬盤提供時鐘信號。

通過上述描述可見，現(xiàn)有的時鐘網(wǎng)絡(luò)的可擴展性較低。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例提供了一種時鐘網(wǎng)絡(luò)，能夠提高可擴展性。

本發(fā)明實施例提供了一種時鐘網(wǎng)絡(luò)，包括：

第一時鐘源、具有多個用于輸出時鐘信號的通道的第一buffer(緩存寄存器)；

所述第一buffer的多個通道包括：為目標(biāo)單元提供時鐘信號的使用通道、預(yù)留通道；

所述第一時鐘源與所述第一buffer相連；

所述第一buffer與至少一個目標(biāo)單元相連；

所述第一時鐘源向所述第一buffer輸出第一時鐘信號；

所述第一buffer根據(jù)所述第一時鐘源輸入的所述第一時鐘信號，從每個通道輸出所述第一時鐘信號；

所述第一buffer通過每個所述使用通道為對應(yīng)的所述目標(biāo)單元提供所述第一時鐘信號。

進(jìn)一步地，所述第一時鐘源包括：

第一晶體、generator(時鐘發(fā)生器)；

所述第一晶體與所述generator相連；

所述generator與所述第一buffer相連；

所述第一晶體用于為所述generator提供第二時鐘信號；

所述generator用于根據(jù)所述第二時鐘信號生成所述第一時鐘信號，向所述第一buffer輸出所述第一時鐘信號。

進(jìn)一步地，還包括：第二時鐘源；

所述第二時鐘源，包括：第一晶振；

所述第一晶振與第一PHY(物理接口收發(fā)器)芯片相連，用于為所述第一PHY芯片提供第三時鐘信號；

所述第一晶振的振蕩頻率包括：156.25MHz；

所述第三時鐘信號的頻率包括：156.25MHz，所述第三時鐘信號為LVPECL(Low Voltage Positive Emitter-Couple Logic，低壓正發(fā)射極耦合邏輯)信號。

進(jìn)一步地，還包括：第三時鐘源；

所述第三時鐘源，包括：第二晶振；

所述第二晶振，輸出第四時鐘信號，與至少一個CPU相連，用于為相連的CPU的所有功能內(nèi)核中需要所述第四時鐘信號的功能內(nèi)核提供所述第四時鐘信號；

所述第二晶振的振蕩頻率包括：156.25MHz；

所述第四時鐘信號的頻率包括：156.25MHz，所述第四時鐘信號為HCSL(High-speed Current Steering Logic，高速度電流控制邏輯)信號。

進(jìn)一步地，還包括：第四時鐘源；

所述第四時鐘源包括：第三晶振、第二buffer；

所述第三晶振，用于生成第五時鐘信號，將所述第五時鐘信號輸出給所述第二buffer；

所述第二buffer，分別與至少一個CPU和BMC相連，用于根據(jù)所述第三晶振輸入的所述第五時鐘信號，從每個通道輸出所述第五時鐘信號，為相連的CPU的所有功能內(nèi)核中需要所述第五時鐘信號的功能內(nèi)核提供所述第五時鐘信號，為相連的BMC的所有功能內(nèi)核中需要所述第五時鐘信號的功能內(nèi)核提供所述第五時鐘信號；

所述第三晶振的振蕩頻率包括：50MHz；

所述第五時鐘信號的頻率包括：50MHz，所述第五時鐘信號為LVCMOS(Low Voltage Complementary Metal Oxide Semiconductor，低壓互補金屬氧化物半導(dǎo)體)信號。

進(jìn)一步地，還包括：第五時鐘源；

所述第五時鐘源與CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)相連，用于為所述CPLD提供時鐘信號；

所述第五時鐘源包括：可變晶振；

所述可變晶振輸出的時鐘信號的頻率范圍是1KHz～33MHz。

進(jìn)一步地，還包括：第六時鐘源；

所述第六時鐘源，包括：第二晶體；

所述第二晶體與第二PHY芯片相連，其中，所述第二PHY芯片與BMC相連；

所述第二晶體，用于為所述第二PHY芯片提供第六時鐘信號；

所述第二晶體的振蕩頻率包括：25MHz；

所述第六時鐘信號的頻率包括：25MHz。

進(jìn)一步地，還包括：第七時鐘源；

所述第七時鐘源，包括：第三晶體；

所述第三晶體與RTC(Real-Time Clock，實時時鐘)相連；

所述第三晶體，用于為所述RTC提供第七時鐘信號；

所述第三晶體的振蕩頻率包括：32.768KHz；

所述第七時鐘信號的頻率包括：32.768KHz。

進(jìn)一步地，所述至少一個目標(biāo)單元，包括：CPU的所有功能內(nèi)核中需要所述第一時鐘信號的功能內(nèi)核、BMC的PCIE(Peripheral Component Interconnect Express)。

進(jìn)一步地，所述第一buffer中包括19個通道。

進(jìn)一步地，所述第一時鐘信號的頻率包括：100M Hz，所述第一時鐘信號為HCSL信號。

在本發(fā)明實施例中，第一時鐘源與第一buffer相連，通過第一buffer對第一時鐘源輸出的第一時鐘信號的通道進(jìn)行擴展，實現(xiàn)同時通過多個通道輸出第一時鐘信號，在多個通道中包括：使用通道、預(yù)留通道，通過使用通道為目標(biāo)單元提供第一時鐘信號，當(dāng)添加新的單元時，可以通過預(yù)留通道來為新添加的單元提供第一時鐘信號，提高了可擴展性。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是本發(fā)明一實施例提供的一種時鐘網(wǎng)絡(luò)的示意圖；

圖2是本發(fā)明一實施例提供的另一種時鐘網(wǎng)絡(luò)的示意圖。

具體實施方式

為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例，基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動的前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。

如圖1所示，本發(fā)明實施例提供了一種時鐘網(wǎng)絡(luò)，包括：

第一時鐘源101、具有多個用于輸出時鐘信號的通道的第一buffer 102；

所述第一buffer 102的多個通道包括：為目標(biāo)單元提供時鐘信號的使用通道、預(yù)留通道；

所述第一時鐘源101與所述第一buffer 102相連；

所述第一buffer 102與至少一個目標(biāo)單元相連；

所述第一時鐘源101向所述第一buffer 102輸出第一時鐘信號；

所述第一buffer 102根據(jù)所述第一時鐘源101輸入的所述第一時鐘信號，從每個通道輸出所述第一時鐘信號；

所述第一buffer 102通過每個所述使用通道為對應(yīng)的所述目標(biāo)單元提供所述第一時鐘信號。

在本發(fā)明實施例中，第一時鐘源與第一buffer相連，通過第一buffer對第一時鐘源輸出的第一時鐘信號的通道進(jìn)行擴展，實現(xiàn)同時通過多個通道輸出第一時鐘信號，在多個通道中包括：使用通道、預(yù)留通道，通過使用通道為目標(biāo)單元提供第一時鐘信號，當(dāng)添加新的單元時，可以通過預(yù)留通道來為新添加的單元提供第一時鐘信號，提高了可擴展性。

在本發(fā)明一實施例中，所述第一時鐘源包括：第一晶體、generator；所述第一晶體與所述generator相連；所述generator與所述第一buffer相連；

所述第一晶體用于為所述generator提供第二時鐘信號；

所述generator用于根據(jù)所述第二時鐘信號生成所述第一時鐘信號，向所述第一buffer輸出所述第一時鐘信號。

在本發(fā)明實施例中，第一晶體的振蕩頻率可以是25MHz，generator可以選用5P49V5901A的generator，generator可以是具有4通道，generator的振蕩頻率可以是100M Hz。

另外，generator還可以與至少一個CPU相連，用于為相連的CPU的所有功能內(nèi)核中需要第一時鐘信號的功能內(nèi)核提供第一時鐘信號。其中，generator可以為CPU的USB功能內(nèi)核、CPU的QLMC(QLM參考時鐘)功能內(nèi)核提供第一時鐘信號，具體地，可以與QLMC功能內(nèi)核的參考時鐘輸入端QLMC_Ref_CLK0相連。

在本發(fā)明一實施例中，所述至少一個目標(biāo)單元，包括：CPU的所有功能內(nèi)核中需要所述第一時鐘信號的功能內(nèi)核、BMC的PCIE。

在本發(fā)明實施例中，CPU的所有功能內(nèi)核中需要所述第一時鐘信號的功能內(nèi)核可以包括：QLM2、QLM3、QLM4、QLM5、QLM6、QLM7、USB功能內(nèi)核。目標(biāo)單元還可以包括：PICE設(shè)備。

在本發(fā)明一實施例中，所述第一buffer中包括19個通道。每個通道均輸出第一時鐘信號。

在本發(fā)明一實施例中，所述第一時鐘信號的頻率包括：100M Hz，所述第一時鐘信號為HCSL信號。

在本發(fā)明實施例中，第一時鐘信號的電平為HCSL電平。

在本發(fā)明一實施例中，還包括：第二時鐘源；

所述第二時鐘源，包括：第一晶振；

所述第一晶振與第一PHY芯片相連，用于為所述第一PHY芯片提供第三時鐘信號；

所述第一晶振的振蕩頻率包括：156.25MHz；

所述第三時鐘信號的頻率包括：156.25MHz，所述第三時鐘信號為LVPECL信號。

在本發(fā)明實施例中，第三時鐘信號的電平為LVPECL電平。第一晶振可以具有一個通道。第一晶振可以是UX52F62008的晶振。

在本發(fā)明一實施例中，還包括：第三時鐘源；

所述第三時鐘源，包括：第二晶振；

所述第二晶振，輸出第四時鐘信號，與至少一個CPU相連，用于為相連的CPU的所有功能內(nèi)核中需要所述第四時鐘信號的功能內(nèi)核提供所述第四時鐘信號；

所述第二晶振的振蕩頻率包括：156.25MHz；

所述第四時鐘信號的頻率包括：156.25MHz，所述第四時鐘信號為HCSL信號。

在本發(fā)明實施例中，第二晶振可以具有四個通道，每個通道均輸出第四時鐘信號，CPU的所有功能內(nèi)核中需要所述第四時鐘信號的功能內(nèi)核包括：QLM0、QLM1、OCI(ORACLE調(diào)用接口，Oracle Call Interface)。第二晶振可以是MG7050HAN的晶振。

在本發(fā)明一實施例中，還包括：第四時鐘源；

所述第四時鐘源包括：第三晶振、第二buffer；

所述第三晶振，用于生成第五時鐘信號，將所述第五時鐘信號輸出給所述第二buffer；

所述第二buffer，分別與至少一個CPU和BMC相連，用于根據(jù)所述第三晶振輸入的所述第五時鐘信號，從每個通道輸出所述第五時鐘信號，為相連的CPU的所有功能內(nèi)核中需要所述第五時鐘信號的功能內(nèi)核提供所述第五時鐘信號，為相連的BMC的所有功能內(nèi)核中需要所述第五時鐘信號的功能內(nèi)核提供所述第五時鐘信號；

所述第三晶振的振蕩頻率包括：50MHz；

所述第五時鐘信號的頻率包括：50MHz，所述第五時鐘信號為LVCMOS信號。

在本發(fā)明實施例中，第二buffer可以具有4個通道，4個通道均輸出第五時鐘信號。CPU的所有功能內(nèi)核中需要所述第五時鐘信號的功能內(nèi)核包括：NCSI(Network Controller Sideband Interface，網(wǎng)卡帶外管理接口)模塊、PPL(Phase Locked Loop，鎖相環(huán))模塊；BMC的所有功能內(nèi)核中需要所述第五時鐘信號的功能內(nèi)核包括：BMC的NCSI模塊。具體地，第二buffer與CPU的NCSI的參考時鐘輸入端NCSI_Ref_CLK相連，第二buffer與CPU的PLL的參考時鐘輸入端PLL_Ref_CLK相連，第二buffer與BMC的NCSI的參考時鐘輸入端NCSI_Ref_CLK相連。

在本發(fā)明一實施例中，還包括：第五時鐘源；

所述第五時鐘源與CPLD相連，用于為所述CPLD提供時鐘信號；

所述第五時鐘源包括：可變晶振；

所述可變晶振輸出的時鐘信號的頻率范圍是1KHz～33MHz。

在本發(fā)明實施例中，可變晶振與CPLD相連，為所述CPLD提供時鐘信號，可變晶振的輸出頻點可變，頻率的頻率范圍是1KHz～33MHz。通過可變晶振為CPLD提供時鐘信號，可以保證編程靈活性?？勺兙д窨梢允荓TC1799。

在本發(fā)明一實施例中，還包括：第六時鐘源；

所述第六時鐘源，包括：第二晶體；

所述第二晶體與第二PHY芯片相連，其中，所述第二PHY芯片與BMC相連；

所述第二晶體，用于為所述第二PHY芯片提供第六時鐘信號；

所述第二晶體的振蕩頻率包括：25MHz；

所述第六時鐘信號的頻率包括：25MHz。

在本發(fā)明實施例中，第二PHY芯片可以是RTL8211E。第二PHY芯片與BMC的RGMII_CLK相連。通過第二晶體為第二PHY芯片提供第六時鐘信號來構(gòu)建管理網(wǎng)絡(luò)鏈路。

在本發(fā)明一實施例中，還包括：第七時鐘源；

所述第七時鐘源，包括：第三晶體；

所述第三晶體與RTC相連；

所述第三晶體，用于為所述RTC提供第七時鐘信號；

所述第三晶體的振蕩頻率包括：32.768KHz；

所述第七時鐘信號的頻率包括：32.768KHz。

在本發(fā)明實施例中，通過第三晶體為用于獲取系統(tǒng)時間的RTC時鐘芯片提供第七時鐘信號。

在本發(fā)明一實施例中，還包括：第八時鐘源；

所述第八時鐘源，包括：第四晶振；

第四晶振與BMC相連，為BMC提供48MHz的時鐘信號。

第四晶振的振蕩頻率為48MHz。

具體地，第四晶振與BMC的CLK_IN相連，將第四晶振產(chǎn)生的時鐘信號作為BMC的clock源。

在本發(fā)明一實施例中，還包括：第九時鐘源；

第九時鐘源包括：第四晶體、時鐘generator；

第四晶體與時鐘generator相連；

時鐘generator與CPU相連；

第四晶體用于為時鐘generator提供時鐘信號；

時鐘generator用于根據(jù)第四晶體輸出的時鐘信號生成第九時鐘信號，為相連的CPU的所有功能內(nèi)核中需要所述第九時鐘信號的功能內(nèi)核提供第九時鐘信號。

其中，CPU的所有功能內(nèi)核中需要所述第九時鐘信號的功能內(nèi)核包括：內(nèi)存控制器模塊。具體地，時鐘generator與CPU中的內(nèi)存控制器模塊的參考時鐘輸入端相連，內(nèi)存控制器模塊的參考時鐘輸入端包括：LMC0&1_CLK、LMC2&3_CLK。

在本發(fā)明實施例中，第四晶體的振蕩頻率可以是25MHz，時鐘generator可以選用5P49V5901A的generator，時鐘generator可以具有4通道，時鐘generator的振蕩頻率可以是100M Hz。第九時鐘信號的頻率為100M Hz，第九時鐘信號為HCSL信號。

隨著云計算時代的到來，數(shù)據(jù)量呈現(xiàn)爆炸式的增長，可以預(yù)見超大規(guī)模數(shù)據(jù)中心的數(shù)量也會隨之增長。因此，PUE(PowerUsageEffectiveness，電源使用效率)會逐漸成為衡量大型數(shù)據(jù)中心等級重要的參考指標(biāo)，如何有效降低大型數(shù)據(jù)中心的PUE也成為服務(wù)器廠商、云計算服務(wù)提供商所面臨的重要研究課題。

為了能夠降低數(shù)據(jù)中心的PUE，在服務(wù)器的主板上，通過具有64-bit CPU的ARM處理器替代同等性能的X86CPU，以ARM架構(gòu)的CPU為基礎(chǔ)構(gòu)建計算節(jié)點，并采用和X86架構(gòu)主板相同的系統(tǒng)互連方案。由于ARM處理器比同等性能的X86CPU功耗更低，能夠降低數(shù)據(jù)中心的PUE，ARM架構(gòu)的CPU內(nèi)部集成更多功能內(nèi)核，精簡了主板，從而進(jìn)一步降低功耗，進(jìn)一步降低數(shù)據(jù)中心的PUE。

針對上述的ARM服務(wù)器的主板，本發(fā)明實施例提供了一種時鐘網(wǎng)絡(luò)，在ARM服務(wù)器的主板上包括：兩個ARM架構(gòu)的CPU，分別是CPU0和CPU1；BMC；第一PHY芯片；CPLD；RTC；第二PHY芯片。如圖2所示，針對上述ARM服務(wù)器的主板，本發(fā)明實施例提供的一種時鐘網(wǎng)絡(luò)，包括：

第一時鐘源、具有19個用于輸出時鐘信號的通道的第一buffer 201；

第一時鐘源包括：第一晶體202、第一generator 203；

其中，第一晶體的振蕩頻率是25MHz，第一generator選用5P49V5901A的generator，第一generator具有4通道，第一generator的振蕩頻率可以是100M Hz，第一generator每個通道均輸出第一時鐘信號，第一時鐘信號的頻率為100M Hz，第一時鐘信號為HCSL信號。第一generator的1個通道與第一buffer相連，第一generator的3個通道分別與CPU0的QLMC_Ref_CLK0、CPU1的QLMC_Ref_CLK0和CPU1的USB功能內(nèi)核相連。

第一晶體202與第一generator203相連；

第一晶體202用于為第一generator203提供第二時鐘信號；

第一generator 203用于根據(jù)第二時鐘信號生成第一時鐘信號，向第一buffer 201輸出第一時鐘信號。

第一buffer的14個通道分別與14個目標(biāo)單元相連，其中，14個目標(biāo)單元包括：CPU0中的QLM2、QLM3、QLM4、QLM5、QLM6、QLM7、USB功能內(nèi)核；CPU1中的QLM2、QLM3、QLM4、QLM5、QLM6、QLM7；BMC中的BMC的PCIE；

第一buffer的5個通道分別與5個PCIE相連，其中，該5個PCIE包括：兩個PCIE×8、3個PCIE×2。該5個通道可以是預(yù)留通道，用于連接PCIE設(shè)備，例如：硬盤。

第二時鐘源，包括：第一晶振204；

第一晶振204與第一PHY芯片相連，用于為第一PHY芯片提供第三時鐘信號；

第一晶振204的振蕩頻率為156.25MHz，其中，第一晶振是UX52F62008的晶振；

第三時鐘信號的頻率為156.25MHz，第三時鐘信號為LVPECL信號。

第三時鐘源，包括：第二晶振205；

第二晶振205，輸出第四時鐘信號，分別與CPU0和CPU1相連，用于為CPU0的QLM0、QLM1、OCI提供第四時鐘信號，并為CPU0的OCI提供第四時鐘信號；

第二晶振205的振蕩頻率為156.25MHz，第二晶振具有四個通道，每個通道均輸出第四時鐘信號，第二晶振是MG7050HAN的晶振。

其中，第四時鐘信號的頻率包括：156.25MHz，第四時鐘信號為HCSL信號。

第四時鐘源包括：第三晶振206、第二buffer 207；

第三晶振206，用于生成第五時鐘信號，將第五時鐘信號輸出給第二buffer；

第二buffer 207，分別與CPU0、CPU1和BMC相連，用于根據(jù)第三晶振輸入的第五時鐘信號，從每個通道輸出第五時鐘信號，為CPU0的NCSI的參考時鐘輸入端NCSI_Ref_CLK、CPU0的PLL的參考時鐘輸入端PLL_Ref_CLK、CPU1的PLL的參考時鐘輸入端PLL_Ref_CLK，以及BMC的NCSI的參考時鐘輸入端NCSI_Ref_CLK提供第五時鐘信號；

其中，第三晶振的振蕩頻率為50MHz；第五時鐘信號的頻率為50MHz，第五時鐘信號為LVCMOS信號。

第五時鐘源與CPLD相連，用于為CPLD提供時鐘信號；

其中，第五時鐘源為可變晶振208；可變晶振輸出的時鐘信號的頻率范圍是1KHz～33MHz，可變晶振是LTC1799。

第六時鐘源，包括：第二晶體209；

第二晶體209與第二PHY芯片相連，其中，第二PHY芯片與BMC的RGMII_CLK相連；

第二晶體209，用于為第二PHY芯片提供第六時鐘信號；

第二晶體209的振蕩頻率為25MHz；

第六時鐘信號的頻率為25MHz。

其中，第二PHY芯片是RTL8211E。

第七時鐘源，包括：第三晶體210；

第三晶體210與RTC相連；

第三晶體210用于為RTC提供第七時鐘信號；

其中，第三晶體的振蕩頻率為32.768KHz；

第七時鐘信號的頻率為32.768KHz。

第八時鐘源，包括：第四晶振211；

第四晶振211與BMC的CLK_IN相連，為BMC提供48MHz的時鐘信號。

其中，第四晶振211的振蕩頻率為48MHz。

第九時鐘源包括：第四晶體212、第二generator 213；

第四晶體212與第二generator 213相連；

第二generator 213分別與CPU0和CPU1相連；

第四晶體用于為第二generator 213提供時鐘信號；

第二generator 213用于根據(jù)第四晶體輸出的時鐘信號生成第九時鐘信號，為CPU0的內(nèi)存控制器模塊的參考時鐘輸入端LMC0&1_CLK和LMC2&3_CLK提供第九時鐘信號，并為CPU1的內(nèi)存控制器模塊的參考時鐘輸入端LMC0&1_CLK和LMC2&3_CLK提供第九時鐘信號；

其中，第四晶體的振蕩頻率是25MHz，第二generator選用5P49V5901A的generator，第二generator具有4通道，第二generator的振蕩頻率是100M Hz。第九時鐘信號的頻率為100M Hz，第九時鐘信號為HCSL信號。

另外，CPU1的QLM0的參考時鐘輸入端QLM0_CLK、CPU1的QLM1的參考時鐘輸入端QLM1_CLK均接地。

在本發(fā)明實施例中，每個CPU接收到外部輸入的時鐘信號后，可以通過PPL對時鐘信號進(jìn)行轉(zhuǎn)換，例如：進(jìn)行倍頻、分頻等，向外部設(shè)備輸出轉(zhuǎn)換后的時鐘信號，例如：轉(zhuǎn)換后輸出給DDR4(Double Data Rate，雙倍速率)、SPI(Serial Peripheral Interface，串行外設(shè)接口)、I2C(Inter－Integrated Circuit)、UART(Universal Asynchronous Receiver/Transmitter，通用異步收發(fā)傳輸器)等設(shè)備。

在本發(fā)明實施例中，QLM0/QLM1為CPU用于連接Ethernet(以太網(wǎng))的功能內(nèi)核；OCI為CPU中用于控制CPU互連總線的功能內(nèi)核。

第一PHY芯片為CPU集成MAC(Media Access Control，媒體介入控制層)層功能內(nèi)核模塊，數(shù)據(jù)網(wǎng)絡(luò)部分外擴的PHY芯片。

在本發(fā)明實施例中，ARM服務(wù)器的主板可以為一種雙路ARM架構(gòu)服務(wù)器的主板。

在本發(fā)明實施例中，通過采用多種時鐘源的搭配組合，實現(xiàn)ARM服務(wù)器主板的穩(wěn)定工作。利用多個晶體、晶振、generator及buffer的組合，來提供主板各部分的時鐘信號，提高了主板工作的可靠性和穩(wěn)定性。

在本發(fā)明實施例中，存在1KHz、32.768KHz、25MHz、48MHz、50MHz、100MHz、156.25MHz等多個頻點，時鐘信號有LVCMOS、HCSL、LVPECL等多種電平，同時使用具有4個通道和具有19個通道的buffer，提升了系統(tǒng)的可擴展性。

在本發(fā)明實施例中，在實現(xiàn)主板各功能的同時，提高了系統(tǒng)的可擴展性，并兼顧了用戶的定制需求與通用性。綜合考慮部件時鐘需求、板上空間、成本等因素，選用多款晶體、晶振、generator和buffer搭配使用。

在本發(fā)明實施例中，具有多個通道的buffer可以分別為PCIE和CPU提供時鐘信號，保證了PCIE與CPU的信號同步。

本發(fā)明實施例至少具有如下有益效果：

1、在本發(fā)明實施例中，第一時鐘源與第一buffer相連，通過第一buffer對第一時鐘源輸出的第一時鐘信號的通道進(jìn)行擴展，實現(xiàn)同時通過多個通道輸出第一時鐘信號，在多個通道中包括：使用通道、預(yù)留通道，通過使用通道為目標(biāo)單元提供第一時鐘信號，當(dāng)添加新的單元時，可以通過預(yù)留通道來為新添加的單元提供第一時鐘信號，提高了可擴展性。

2、在本發(fā)明實施例中，通過采用多種時鐘源的搭配組合，實現(xiàn)主板的穩(wěn)定工作，利用多個晶體、晶振、generator及buffer的組合，來提供主板各部分的時鐘信號，提高了主板工作的可靠性和穩(wěn)定性。

3、在本發(fā)明實施例中，存在1KHz、32.768KHz、25MHz、48MHz、50MHz、100MHz、156.25MHz等多個頻點，時鐘信號有LVCMOS、HCSL、LVPECL等多種電平，同時使用具有4個通道和具有19個通道的buffer，提升了系統(tǒng)的可擴展性。

需要說明的是，在本文中，諸如第一和第二之類的關(guān)系術(shù)語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個······”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同因素。

本領(lǐng)域普通技術(shù)人員可以理解：實現(xiàn)上述方法實施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成，前述的程序可以存儲在計算機可讀取的存儲介質(zhì)中，該程序在執(zhí)行時，執(zhí)行包括上述方法實施例的步驟；而前述的存儲介質(zhì)包括：ROM、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)中。

最后需要說明的是：以上所述僅為本發(fā)明的較佳實施例，僅用于說明本發(fā)明的技術(shù)方案，并非用于限定本發(fā)明的保護(hù)范圍。凡在本發(fā)明的精神和原則之內(nèi)所做的任何修改、等同替換、改進(jìn)等，均包含在本發(fā)明的保護(hù)范圍內(nèi)。