本發(fā)明涉及一種高精度時(shí)鐘同步設(shè)備設(shè)計(jì)方法，尤其涉及使用MCU和FPGA設(shè)計(jì)的時(shí)鐘同步設(shè)備。

背景技術(shù)：

時(shí)鐘同步設(shè)備可以為其它系統(tǒng)的中心設(shè)備提供統(tǒng)一的時(shí)間信號(hào)，使各系統(tǒng)的設(shè)備與本系統(tǒng)同步，從而實(shí)現(xiàn)統(tǒng)一的時(shí)間標(biāo)準(zhǔn)。主要工作原理是：接收解析標(biāo)準(zhǔn)時(shí)間信息，校準(zhǔn)同步本地原子鐘，輸出標(biāo)準(zhǔn)時(shí)間信息。

隨著現(xiàn)代導(dǎo)航、電子、通信、電力等科學(xué)技術(shù)的進(jìn)步，越來(lái)越多的工程和科學(xué)領(lǐng)域需要時(shí)間統(tǒng)一系統(tǒng)?，F(xiàn)有的高精度時(shí)鐘同步設(shè)備價(jià)格昂貴，普通消費(fèi)者難以承受；低精度的時(shí)鐘同步設(shè)備又難以滿(mǎn)足特定領(lǐng)域的使用要求，所以限制了時(shí)鐘同步設(shè)備的推廣和發(fā)展。

技術(shù)實(shí)現(xiàn)要素：

為解決上述問(wèn)題，本發(fā)明提供了一種成本較低，具有高精度授時(shí)輸出的時(shí)鐘同步設(shè)備設(shè)計(jì)方法。

本發(fā)明采取的技術(shù)方案是：一種高精度時(shí)鐘同步設(shè)備設(shè)計(jì)方法，該時(shí)鐘同步設(shè)備包括電源模塊、信號(hào)處理模塊、時(shí)間接收模塊、原子鐘、顯示模塊和鍵盤(pán)模塊，所述時(shí)間接收模塊將接收的衛(wèi)星數(shù)據(jù)及秒脈沖信號(hào)發(fā)送給信號(hào)處理模塊；信號(hào)處理模塊對(duì)數(shù)據(jù)進(jìn)行解析處理，同時(shí)將處理后的秒脈沖信號(hào)發(fā)送給原子鐘；原子鐘同步后將狀態(tài)信息及秒脈沖發(fā)送回信號(hào)處理模塊；最后由信號(hào)處理模塊進(jìn)行時(shí)碼分發(fā)并通過(guò)顯示模塊進(jìn)行顯示；鍵盤(pán)模塊對(duì)設(shè)備進(jìn)行相關(guān)授時(shí)設(shè)置。

優(yōu)選的，所述信號(hào)處理模塊采用MCU+FPGA架構(gòu)。

優(yōu)選的，使用MCU對(duì)時(shí)間接收模塊進(jìn)行信號(hào)處理；使用FPGA對(duì)1PPS進(jìn)行采樣處理，運(yùn)用鎖相環(huán)產(chǎn)生高精度1PPS同步原子鐘(FPGA對(duì)秒脈沖上升沿進(jìn)行采樣，完成對(duì)時(shí)間源秒脈沖連續(xù)性檢測(cè)，運(yùn)用鎖相環(huán)設(shè)計(jì)生成高精度秒脈沖信號(hào)后送至原子鐘并使原子鐘同步后輸出秒脈沖給FPGA，由FPGA統(tǒng)一進(jìn)行分發(fā))。

優(yōu)選的，所述MCU芯片D1采用STM32系列的STM32F207ZGT6，F(xiàn)PGA芯片D2選用EP3C10E144C7N；MCU和FPGA之間采用FSMC接口進(jìn)行通信，MCU可將FPGA當(dāng)做MCU的一個(gè)外部SRAM來(lái)進(jìn)行讀寫(xiě)。

優(yōu)選的，所述MCU芯片D1的58～60，63～68，77～79，85，86，114，115引腳作為通信數(shù)據(jù)總線(xiàn)D0～D15；引腳1～5，10～15，50，53～57，80～82，87～90作為地址總線(xiàn)A0～A23；117～119，122～124，137，141，142引腳作為片選使能、讀寫(xiě)控制使能、時(shí)鐘和狀態(tài)指示；引腳47，49，91作為I2C控制信號(hào)分別連接至D17的SD2405ALPI RTC芯片；引腳73～76作為SPI接口連接至D15的W25Q64BVSSI芯片；23、24引腳接至25M晶體兩端通過(guò)兩個(gè)18pF的電容下地；101，102腳預(yù)留為芯片的調(diào)試串口1，36，37腳作為與時(shí)間接收模塊的通信串口2，69，70腳作為與原子鐘的通信串口3；111、112作為輸出串口；113、116，96、97作為預(yù)留通信串口5～6；40～42，46作為鍵盤(pán)模塊接口；139，140作為與顯示模塊的通信I2C；105，109作為SW模式在線(xiàn)調(diào)試接口連接至XP2接插件；25腳連至復(fù)位按鍵，提供芯片復(fù)位；27，35，36，43，44，45，126，128，129作為RMII接口與網(wǎng)口芯片DP83848CVV相連。

優(yōu)選的，所述FPGA芯片D2的43～44，46，49～53，71～74，79～80，83～84引腳作為通信數(shù)據(jù)總線(xiàn)D0～D15，33～34，38～39，42，54～55，58～60，64～69，86～87，99～101，103～105引腳作為地址總線(xiàn)A0～A23；31～32，70，75～77，85，98，106作為片選使能、讀寫(xiě)控制使能、時(shí)鐘和狀態(tài)指示；25MHz晶振通過(guò)24腳進(jìn)入FPGA，作為FPGA的時(shí)鐘輸入；23腳作為原子鐘10MHz頻率輸入；外部1PPS輸入信號(hào)通過(guò)4，34，121輸入，10、11腳作為FPGA的調(diào)試指示燈；21，94，96～97引腳作為FPGA芯片啟動(dòng)配置管腳；15～16，18，20作為芯片JTAG下載管腳。

優(yōu)選的，所述MCU芯片通過(guò)RMII接口分別與芯片D3的2～4、43、44、39、31、30相連，MCU的PA3通過(guò)10K電阻上拉后連至D3的7腳，MCU的RESET管腳直接連至29腳，D3的34腳接50MHz晶振輸入，24腳通過(guò)4.87K精密電阻接地，18、23、37腳通過(guò)1個(gè)10uF電容和2個(gè)0.1uF電容接地，13、14、16、17腳輸出接H1102NL網(wǎng)絡(luò)變壓器的1、3、6、8引腳，27、28腳作為網(wǎng)絡(luò)鏈接和工作狀態(tài)指示，分別串接510歐姆的電阻和LED到地。

優(yōu)選的，所述時(shí)間接收模塊可提供標(biāo)準(zhǔn)時(shí)碼信息，該信息來(lái)源于衛(wèi)星、長(zhǎng)短波、B碼、PTP、NTP、基站等；當(dāng)設(shè)備同步后輸出高精度授時(shí)信息，該信息是串口、B碼、PTP、NTP等。

優(yōu)選的，所述的原子鐘，當(dāng)外部授時(shí)信號(hào)中斷或者故障，原子鐘可守時(shí)。

優(yōu)選的，所述時(shí)鐘同步設(shè)備上電之后所有模塊先初始化，原子鐘開(kāi)始預(yù)熱；預(yù)熱完成后時(shí)間接收模塊開(kāi)始搜星，如衛(wèi)星信號(hào)正常原子鐘進(jìn)入對(duì)秒模式，反之則回到預(yù)熱狀態(tài)；對(duì)秒完成后設(shè)備進(jìn)入跟蹤模式，反之則回到搜星模式；跟蹤完成后設(shè)備進(jìn)入同步模式，反之則回到跟蹤模式；如設(shè)備同步過(guò)后，衛(wèi)星信號(hào)丟失則轉(zhuǎn)換為原子鐘保持狀態(tài)，設(shè)備在同步狀態(tài)和保持狀態(tài)都可以對(duì)外輸出時(shí)碼信息。

本發(fā)明的有益效果是：：以較低的設(shè)計(jì)成本實(shí)現(xiàn)了高精度的時(shí)鐘同步，設(shè)備具備高精度秒脈沖輸出，可滿(mǎn)足高精度授時(shí)領(lǐng)域；設(shè)備可擴(kuò)展性強(qiáng)，可根據(jù)實(shí)際需求擴(kuò)展設(shè)備的輸出接口，滿(mǎn)足不同場(chǎng)合應(yīng)用需求。

附圖說(shuō)明

圖1是本發(fā)明的總體架構(gòu)圖。

圖2是信號(hào)處理模塊的硬件總體框圖。

圖3是信號(hào)處理模塊MCU的電路圖。

圖4是信號(hào)處理模塊FPGA的電路圖。

圖5是信號(hào)處理模塊的網(wǎng)口輸出電路圖。

圖6是信號(hào)處理模塊的電源電路圖。

圖7是信號(hào)處理模塊的電平轉(zhuǎn)換電路圖。

圖8是顯示模塊電路圖。

圖9是鍵盤(pán)模塊電路圖。

圖10是設(shè)備軟件流程實(shí)施圖。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。

圖1示出了本發(fā)明的總體硬件架構(gòu)。系統(tǒng)包括電源模塊1，本實(shí)施例中采用臺(tái)灣明緯PS-45-12的電源，該電源提供AC220V-DC12V輸出，負(fù)載功率為45W。信號(hào)處理模塊2，本實(shí)施例中采用MCU+FPGA架構(gòu)。時(shí)間接收模塊3，本實(shí)施例中采用北京七緯航測(cè)的SDI-BD-V1板卡，該板卡是北斗+GPS+GLONASS三系統(tǒng)單頻OEM板卡。原子鐘4，本實(shí)施例中采用深圳儒科電子的NTX300。顯示模塊5采用OLED屏實(shí)現(xiàn)。鍵盤(pán)模塊6采用通用GPIO設(shè)計(jì)。

圖2示出了信號(hào)處理模塊的硬件總體框圖。信號(hào)處理模塊硬件采用MCU+FPGA的架構(gòu)實(shí)現(xiàn)，本實(shí)施例中MCU采用STM32系列的STM32F207ZGT6，F(xiàn)PGA選用EP3C10E144C7N。MCU和FPGA之間采用FSMC接口進(jìn)行通信，MCU可將FPGA當(dāng)做MCU的一個(gè)外部SRAM來(lái)進(jìn)行讀寫(xiě)。

圖3示出了MCU的具體實(shí)施方式。芯片D1的58～60，63～68，77～79，85，86，114，115引腳作為通信數(shù)據(jù)總線(xiàn)D0～D15；引腳1～5，10～15，50，53～57，80～82，87～90作為地址總線(xiàn)A0～A23；117～119，122～124，137，141，142引腳作為片選使能、讀寫(xiě)控制使能、時(shí)鐘和狀態(tài)指示。引腳47，49，91作為I2C控制信號(hào)分別連接至D17的SD2405ALPI RTC芯片；引腳73～76作為SPI接口連接至D15的W25Q64BVSSI芯片；23、24引腳接至25M晶體兩端通過(guò)兩個(gè)18pF的電容下地。101，102腳預(yù)留為芯片的調(diào)試串口1，36，37腳作為與時(shí)間接收模塊的通信串口2，69，70腳作為與原子鐘的通信串口3；111、112作為輸出串口；113、116，96、97作為預(yù)留通信串口5～6。40～42，46作為鍵盤(pán)模塊接口；139，140作為與顯示模塊的通信I2C。105，109作為SW模式在線(xiàn)調(diào)試接口連接至XP2接插件。25腳連至復(fù)位按鍵，提供芯片復(fù)位。27，35，36，43，44，45，126，128，129作為RMII接口與網(wǎng)口芯片DP83848CVV相連。

圖4示出了FPGA的具體實(shí)施方式。芯片43～44，46，49～53，71～74，79～80，83～84引腳作為通信數(shù)據(jù)總線(xiàn)D0～D15，33～34，38～39，42，54～55，58～60，64～69，86～87，99～101，103～105引腳作為地址總線(xiàn)A0～A23；31～32，70，75～77，85，98，106作為片選使能、讀寫(xiě)控制使能、時(shí)鐘和狀態(tài)指示；25MHz晶振通過(guò)24腳進(jìn)入FPGA，作為FPGA的時(shí)鐘輸入；23腳作為原子鐘10MHz頻率輸入；外部1PPS輸入信號(hào)通過(guò)4，34，121輸入，10、11腳作為FPGA的調(diào)試指示燈；21，94，96～97引腳作為FPGA芯片啟動(dòng)配置管腳；15～16，18，20作為芯片JTAG下載管腳。

圖5示出了信號(hào)處理模塊網(wǎng)口輸出的實(shí)施方案。MCU芯片通過(guò)RMII接口分別與芯片D3DP83848CVV的2～4、43、44、39、31、30相連，MCU的PA3通過(guò)10K電阻上拉后連至D3的7腳，MCU的RESET管腳直接連至29腳，D3的34腳接50MHz晶振輸入，24腳通過(guò)4.87K精密電阻接地，18、23、37通過(guò)1個(gè)10uF電容和2個(gè)0.1uF電容接地。13、14、16、17腳輸出接H1102NL網(wǎng)絡(luò)變壓器的1、3、6、8引腳。27、28腳作為網(wǎng)絡(luò)鏈接和工作狀態(tài)指示，分別串接510歐姆的電阻和LED到地。

圖6示出了信號(hào)處理模塊的電源實(shí)施方案。通過(guò)芯片LM2596-5.0將12V直流輸入轉(zhuǎn)換為直流5V輸出；同時(shí)使用TPS62110RSA將5V轉(zhuǎn)換為3.3V，為MCU、FPGA和電平轉(zhuǎn)換芯片供電；使用MIC2215AAA將3.3V轉(zhuǎn)換為2.5V和1.2V輸出為FPGA內(nèi)核供電。

圖7示出了信號(hào)處理模塊的電平轉(zhuǎn)換實(shí)施方案。使用MAX 3232EEUE實(shí)現(xiàn)TTL電平到RS232的轉(zhuǎn)換，同時(shí)使用TI公司的AM26LV31E實(shí)現(xiàn)秒脈沖的單端轉(zhuǎn)差分。

圖8示出了顯示模塊的實(shí)施方案。顯示屏選用蘇州維信諾的YX-5002型OLED顯示屏，該顯示屏支持I2C操作，顯示尺寸為0.96英寸。

圖9示出了鍵盤(pán)模塊的實(shí)施方案。K1～K4四個(gè)按鍵一端通過(guò)鍵盤(pán)接口接MCU的PA4～PA6、PB7，一端接地。

圖10示出了設(shè)備軟件流程實(shí)施圖。設(shè)備上電之后所有模塊先初始化，原子鐘開(kāi)始預(yù)熱。預(yù)熱完成后時(shí)間接收模塊開(kāi)始搜星，如衛(wèi)星信號(hào)正常原子鐘進(jìn)入對(duì)秒模式，反之則回到預(yù)熱狀態(tài)。對(duì)秒完成后設(shè)備進(jìn)入跟蹤模式，反之則回到搜星模式。跟蹤完成后設(shè)備進(jìn)入同步模式，反之則回到跟蹤模式。如設(shè)備同步過(guò)后，衛(wèi)星信號(hào)丟失則轉(zhuǎn)換為原子鐘保持狀態(tài)，設(shè)備在同步狀態(tài)和保持狀態(tài)都可以對(duì)外輸出時(shí)碼信息。

以上顯示和描述了本發(fā)明的基本原理、主要特征和優(yōu)點(diǎn)。本領(lǐng)域的普通技術(shù)人員應(yīng)該了解，上述實(shí)施例不以任何形式限制本發(fā)明的保護(hù)范圍，凡采用等同替換等方式所獲得的技術(shù)方案，均落于本發(fā)明的保護(hù)范圍內(nèi)。

本發(fā)明未涉及部分均與現(xiàn)有技術(shù)相同或可采用現(xiàn)有技術(shù)加以實(shí)現(xiàn)。