本發(fā)明涉及計算機通信技術領域，具體涉及一種PCIE設備安全掉線設計方法。

背景技術：

當前服務器系統(tǒng)中，PCIE設備直接掛在到主板的CPU上，承擔系統(tǒng)數(shù)據(jù)的傳輸任務，作為服務器系統(tǒng)對外的關鍵數(shù)據(jù)通道，該數(shù)據(jù)鏈路的可靠性與穩(wěn)定性均影響系統(tǒng)的穩(wěn)定運行。當前PCIE設備直接與主板CPU直連的方式，即PCIE設備的高速信號直接與主板的輸出端對應連接，簡化了系統(tǒng)的互聯(lián)方式，隨著PCIE設備越來越呈現(xiàn)出多樣化，PCIE設備的運行穩(wěn)定性也各不相同，不同程度上影響并制約了系統(tǒng)的穩(wěn)定性。

當前的PCIE設備使用方式中，系統(tǒng)中PCIE設備拔出，導致總線傳輸中止時，由于主板CPU端PCIE傳輸鏈路并無法接收到PCIE設備所產(chǎn)生的異常，尤其是在讀寫操作時，讀寫指令發(fā)出后，如果PCIE傳輸鏈路中斷，主板CPU會進入無限等待模式，進而系統(tǒng)線程異常，導致上層軟件進入循環(huán)溢出狀態(tài)，因此當前的處理響應機制無法實現(xiàn)系統(tǒng)的不間斷運行維護，即當前PCIE設備掉線存在較大的弊端：一是PCIE設備掉線，主板CPU端陷入指令響應等待循環(huán)，嚴重影響系統(tǒng)運行；二是PCIE設備CRC校驗報錯較多時，系統(tǒng)無法預判可能出現(xiàn)的異常，導致主板CPU反復數(shù)據(jù)的重發(fā)，導致系統(tǒng)運行效率的降低，系統(tǒng)的可靠性無法保證。針對當前PCIE設備使用中的掉線安全保護及系統(tǒng)故障預警不足的問題，為了保證服務器系統(tǒng)的高效穩(wěn)定運行，在實際服務器系統(tǒng)PCIE設備使用過程中，實現(xiàn)PCIE設備安全掉線設計尤為重要，并成為決定服務器可靠性優(yōu)勢的關鍵要素之一。

技術實現(xiàn)要素：

本發(fā)明要解決的技術問題是：本發(fā)明針對以上問題，提供一種PCIE設備安全掉線設計方法，針對當前服務器PCIE設備使用過程中遇到的上述問題，結(jié)合PCIE鏈路協(xié)議工作特征等關鍵電氣因素，通過深入分析，我們總結(jié)了一種PCIE設備安全掉線設計方法。

主要思想要點為：建立PCIE鏈路監(jiān)控及協(xié)議模擬單元，對PCIE鏈路狀態(tài)進行實時監(jiān)控，鏈路異常發(fā)生時，該單元主動向主板CPU發(fā)送設備響應數(shù)據(jù)標志，主動通知主板CPU傳送中止，保證傳輸機制的完整性，并對對鏈路中異常設備自動隔離，保證系統(tǒng)的可靠性。

本發(fā)明所采用的技術方案為：

一種PCIE設備安全掉線設計方法，所述方法通過建立PCIE鏈路監(jiān)控及協(xié)議模擬單元，對PCIE鏈路狀態(tài)進行實時監(jiān)控，鏈路異常發(fā)生時，該單元主動向主板CPU發(fā)送設備響應數(shù)據(jù)標志，主動通知主板CPU傳送中止，保證傳輸機制的完整性，并對對鏈路中異常設備自動隔離，保證系統(tǒng)的可靠性。

所述方法實現(xiàn)步驟如下：

1）建立PCIE鏈路監(jiān)控及協(xié)議模擬單元，放置于主板端PCIE總線上，串接于主板CPU與PCIE設備卡中間；

2）建立PCIE設備卡在位標志信號，放置于主板端；

3）PCIE鏈路監(jiān)控及協(xié)議模擬單元監(jiān)測并解析PCIE總線中數(shù)據(jù)讀寫標志位，判斷當前的總線讀寫狀態(tài)；

4）主板CPU在接收到PCIE鏈路監(jiān)控及協(xié)議模擬單元發(fā)送的設備響應數(shù)據(jù)標志后，將內(nèi)存對應的PCIE緩存區(qū)域禁用，并進行數(shù)據(jù)的有效性判斷；

5）PCIE鏈路監(jiān)控及協(xié)議模擬單元通過讀取PCIE鏈路的CRC校驗值，監(jiān)測PCIE鏈路的報錯情況，當數(shù)據(jù)鏈路持續(xù)報錯時，PCIE鏈路監(jiān)控及協(xié)議模擬單元將該PCIE鏈路中100MHZ時鐘斷開，使掛接在該總線上的PCIE設備卡停止工作，避免故障卡對系統(tǒng)資源的占用，實現(xiàn)系統(tǒng)的自動故障控制。

主板CPU所有PCIE總線全部接入所述PCIE鏈路監(jiān)控及協(xié)議模擬單元的輸入接口，包含數(shù)據(jù)發(fā)送TX端、數(shù)據(jù)接收RX端、100MHZ時鐘信號，同時所述PCIE鏈路監(jiān)控及協(xié)議模擬單元的輸出接口為外置PCIE設備卡提供標準PCIE總線，PCIE設備卡通過PCIE標準槽接入該單元的輸出接口。

所述PCIE設備卡在位標志信號默認為高電平，當PCIE設備卡接入系統(tǒng)時為低電平；當PCIE設備卡在位時，PCIE鏈路監(jiān)控及協(xié)議模擬單元實時監(jiān)測該標志信號的變化，當該信號由低電平變?yōu)楦唠娖綍r，標志PCIE設備卡被拔出。

所述PCIE鏈路監(jiān)控及協(xié)議模擬單元監(jiān)測并解析PCIE總線中數(shù)據(jù)讀寫標志位過程如下：當PCIE設備卡被拔出，檢測到PCIE總線數(shù)據(jù)讀寫標志位為有效時，即標志主板CPU正對PCIE設備卡進行讀取或?qū)懭氩僮鳎O備拔出即鏈路中斷后，PCIE鏈路監(jiān)控及協(xié)議模擬單元將向主板CPU發(fā)送設備響應數(shù)據(jù)標志，主動通知主板CPU傳送中止，防止CPU進入反復等待響應狀態(tài)，實現(xiàn)PCIE讀寫操作通訊中斷處理。

主板CPU在接收到PCIE鏈路監(jiān)控及協(xié)議模擬單元發(fā)送的設備響應數(shù)據(jù)標志后，進行數(shù)據(jù)的有效性判斷過程如下：將內(nèi)存對應的PCIE緩存區(qū)域禁用，即不再進行數(shù)據(jù)存取操作，然后讀取數(shù)據(jù)串中數(shù)據(jù)校驗碼，判斷當前數(shù)據(jù)的完整性，如果當前的數(shù)據(jù)完整，則將傳輸信息存儲到緩存中，當監(jiān)測到數(shù)據(jù)不完整時，即數(shù)據(jù)與數(shù)據(jù)校驗碼不能匹配時，則此數(shù)據(jù)無效，不需存儲到緩存中。

所述PCIE鏈路監(jiān)控及協(xié)議模擬單元采用FPGA芯片EPM570建立。

所述PCIE設備卡在位標志信號連接到PCIE鏈路監(jiān)控及協(xié)議模擬單元，實現(xiàn)過程如下：在主板端將該信號采用4.7K電阻上拉至P3V3電壓上，在PCIE設備卡端將該信號直接連到GND上；當PCIE設備卡未接入系統(tǒng)時，該信號默認為高電平，當PCIE設備卡接入系統(tǒng)時，該信號為低電平；當PCIE設備卡在位時，在PCIE鏈路監(jiān)控及協(xié)議模擬單元實時監(jiān)測該標志信號的變化，當該信號由低電平變?yōu)楦唠娖綍r，標志PCIE設備卡被拔出。

本發(fā)明的有益效果為：

本發(fā)明在實際服務器系統(tǒng)PCIE設備使用過程中，解決了當前PCIE設備使用中的掉線安全保護及系統(tǒng)故障預警不足的問題，保證服務器系統(tǒng)的高效穩(wěn)定運行。

附圖說明

圖1為本發(fā)明方法實施流程示意圖。

具體實施方式

下面根據(jù)說明書附圖，結(jié)合具體實施方式對本發(fā)明進一步說明：

1、采用FPGA芯片EPM570，建立PCIE鏈路監(jiān)控及協(xié)議模擬單元，主板CPU所有PCIE總線全部接入該單元的輸入接口，包含數(shù)據(jù)發(fā)送TX端、數(shù)據(jù)接收RX端、100MHZ時鐘信號， PCIE設備卡通過PCIE標準槽接入該單元的輸出接口。

2、建立PCIE設備卡在位標志信號，并連接到PCIE鏈路監(jiān)控及協(xié)議模擬單元，即在主板端將該信號采用4.7K電阻上拉至P3V3電壓上，在PCIE設備卡端將該信號直接連到GND上；當PCIE設備卡未接入系統(tǒng)時，該信號默認為高電平，當PCIE設備卡接入系統(tǒng)時，該信號為低電平；當PCIE設備卡在位時，在PCIE鏈路監(jiān)控及協(xié)議模擬單元實時監(jiān)測該標志信號的變化，當該信號由低電平變?yōu)楦唠娖綍r，標志PCIE設備卡被拔出。

3、PCIE鏈路監(jiān)控及協(xié)議模擬單元實時讀取監(jiān)測并解析PCIE總線中數(shù)據(jù)讀寫標志位，判斷當前的總線讀寫狀態(tài)。當PCIE設備卡被拔出，檢測到PCIE總線數(shù)據(jù)讀寫標志位為有效時，設備拔出即鏈路中斷后，PCIE鏈路監(jiān)控及協(xié)議模擬單元將向主板CPU發(fā)送設備響應數(shù)據(jù)標志，主動通知主板CPU傳送中止，防止CPU進入反復等待響應狀態(tài)，實現(xiàn)PCIE讀寫操作通訊中斷處理。

4、主板CPU在接收到PCIE鏈路監(jiān)控及協(xié)議模擬單元發(fā)送的設備響應數(shù)據(jù)標志后，通過系統(tǒng)的驅(qū)動將內(nèi)存對應的PCIE緩存區(qū)域禁用。然后讀取數(shù)據(jù)串中數(shù)據(jù)校驗碼，判斷當前數(shù)據(jù)的完整性，當監(jiān)測到數(shù)據(jù)不完整時，即數(shù)據(jù)與數(shù)據(jù)校驗碼不能匹配時，則此數(shù)據(jù)無效，不需存儲到緩存中。

5、PCIE鏈路監(jiān)控及協(xié)議模擬單元通過讀取PCIE鏈路的CRC校驗值，當數(shù)據(jù)鏈路單位時間內(nèi)持續(xù)報錯大于500個時，PCIE鏈路監(jiān)控及協(xié)議模擬單元將該PCIE鏈路中100MHZ時鐘通過模擬開關芯片斷開，使掛接在該總線上的PCIE設備卡停止工作，避免故障卡對系統(tǒng)資源的占用，實現(xiàn)系統(tǒng)的自動故障控制。

實施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關技術領域的普通技術人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護范圍應由權利要求限定。