本發(fā)明涉及汽輪機(jī)技術(shù)，特別是涉及一種基于FPGA架構(gòu)的ETS表決卡的技術(shù)。

背景技術(shù)：

ETS系統(tǒng)（汽輪機(jī)危急遮斷系統(tǒng)）都設(shè)置在火電廠、核電廠的汽輪機(jī)運(yùn)行控制室內(nèi)。目前，ETS系統(tǒng)都是采用機(jī)械式的繼電器來實(shí)現(xiàn)表決邏輯的，需要通過多個(gè)繼電器來搭建表決邏輯，具有不靈活及邏輯無法修改的缺陷，不能實(shí)現(xiàn)復(fù)雜的表決邏輯，并且延時(shí)時(shí)間長，系統(tǒng)響應(yīng)速度慢，會(huì)影響到汽輪機(jī)系統(tǒng)的運(yùn)行安全。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明所要解決的技術(shù)問題是提供一種能快速靈活的實(shí)現(xiàn)復(fù)雜表決邏輯，并且表決時(shí)間短的基于FPGA架構(gòu)的ETS表決卡。

為了解決上述技術(shù)問題，本發(fā)明所提供的一種基于FPGA架構(gòu)的ETS表決卡，其特征在于：包括FPGA表決模塊、IOP處理模塊、第一連接件、第二連接件；

所述FPGA表決模塊設(shè)有多路數(shù)字信號(hào)輸入端口、多路數(shù)字信號(hào)輸出端口、多路串行通信端口、1路LVDS發(fā)送端口、多路LVDS接收端口；

所述第一連接件具有多路數(shù)字信號(hào)輸入接口、多路數(shù)字信號(hào)輸出接口，第一連接件的各路數(shù)字信號(hào)輸入接口各經(jīng)一個(gè)數(shù)字信號(hào)傳輸通道分別接到FPGA表決模塊的各路數(shù)字信號(hào)輸入端口，F(xiàn)PGA表決模塊的各路數(shù)字信號(hào)輸出端口各經(jīng)一個(gè)數(shù)字信號(hào)傳輸通道分別接到第一連接件的各路數(shù)字信號(hào)輸出接口；

所述第二連接件具有多路串行通信接口、1路LVDS發(fā)送接口、多路LVDS接收端口，第二連接件的各路串行通信接口各經(jīng)一個(gè)串行通道分別接到FPGA表決模塊的各路串行通信端口，F(xiàn)PGA表決模塊的LVDS發(fā)送端口經(jīng)一LVDS傳輸通道接到第二連接件的LVDS發(fā)送接口，第二連接件的各路LVDS接收端口各經(jīng)一個(gè)LVDS傳輸通道分別接到FPGA表決模塊的各路LVDS接收端口；

所述IOP處理模塊中設(shè)有FPGA處理子模塊、CPU子模塊，其中的FPGA處理子模塊經(jīng)數(shù)據(jù)線與FPGA表決模塊互聯(lián)，并且FPGA處理子模塊設(shè)有多路數(shù)字信號(hào)輸入端口，第一連接件的各路數(shù)字信號(hào)輸入接口各經(jīng)一個(gè)數(shù)字信號(hào)傳輸通道分別接到FPGA處理子模塊的各路數(shù)字信號(hào)輸入端口，F(xiàn)PGA處理子模塊與CPU子模塊經(jīng)數(shù)據(jù)總線互聯(lián)。

本發(fā)明提供的基于FPGA架構(gòu)的ETS表決卡，采用多路數(shù)字量輸入及多路雙冗余數(shù)字量輸出去現(xiàn)場(chǎng)控制電磁閥等執(zhí)行部件的運(yùn)行，并通過FPGA表決模塊完成對(duì)輸入數(shù)字信號(hào)、轉(zhuǎn)速信號(hào)的表決，能快速靈活的實(shí)現(xiàn)復(fù)雜表決邏輯，并且表決時(shí)間短，表決邏輯還可以根據(jù)具體應(yīng)用編輯，能有效的保護(hù)汽輪機(jī)系統(tǒng)的運(yùn)行安全。

附圖說明

圖1是本發(fā)明實(shí)施例的基于FPGA架構(gòu)的ETS表決卡的結(jié)構(gòu)示意圖。

具體實(shí)施方式

以下結(jié)合附圖說明對(duì)本發(fā)明的實(shí)施例作進(jìn)一步詳細(xì)描述，但本實(shí)施例并不用于限制本發(fā)明，凡是采用本發(fā)明的相似結(jié)構(gòu)及其相似變化，均應(yīng)列入本發(fā)明的保護(hù)范圍，本發(fā)明中的頓號(hào)均表示和的關(guān)系。

如圖1所示，本發(fā)明實(shí)施例所提供的一種基于FPGA架構(gòu)的ETS表決卡，其特征在于：包括FPGA表決模塊U1、IOP處理模塊U2（輸入輸出處理模塊）、第一連接件J1、第二連接件J2；

所述FPGA表決模塊U1設(shè)有6路數(shù)字信號(hào)輸入端口、8路數(shù)字信號(hào)輸出端口、3路串行通信端口、1路LVDS發(fā)送端口（低電壓差分信號(hào)發(fā)送端口）、10路LVDS接收端口（低電壓差分信號(hào)接收端口）；

所述第一連接件J1具有6路數(shù)字信號(hào)輸入接口、8路數(shù)字信號(hào)輸出接口，第一連接件J1的6路數(shù)字信號(hào)輸入接口各經(jīng)一個(gè)數(shù)字信號(hào)傳輸通道DI分別接到FPGA表決模塊U1的6路數(shù)字信號(hào)輸入端口，F(xiàn)PGA表決模塊U1的8路數(shù)字信號(hào)輸出端口各經(jīng)一個(gè)數(shù)字信號(hào)傳輸通道DO分別接到第一連接件J1的8路數(shù)字信號(hào)輸出接口；

所述第二連接件J2具有3路串行通信接口、1路LVDS發(fā)送接口、10路LVDS接收端口，第二連接件J2的3路串行通信接口各經(jīng)一個(gè)串行通道C1分別接到FPGA表決模塊U1的3路串行通信端口，F(xiàn)PGA表決模塊U1的LVDS發(fā)送端口經(jīng)一LVDS傳輸通道L_TX接到第二連接件J2的LVDS發(fā)送接口，第二連接件J2的10路LVDS接收端口各經(jīng)一個(gè)LVDS傳輸通道L_RX分別接到FPGA表決模塊U1的10路LVDS接收端口；

所述IOP處理模塊U2中設(shè)有FPGA處理子模塊U21、CPU子模塊U22（微處理器子模塊），其中的FPGA處理子模塊U21經(jīng)數(shù)據(jù)線與FPGA表決模塊U1互聯(lián)，并且FPGA處理子模塊U21設(shè)有6路數(shù)字信號(hào)輸入端口，第一連接件J1的6路數(shù)字信號(hào)輸入接口各經(jīng)一個(gè)數(shù)字信號(hào)傳輸通道DI分別接到FPGA處理子模塊U21的6路數(shù)字信號(hào)輸入端口，F(xiàn)PGA處理子模塊U21與CPU子模塊U22經(jīng)數(shù)據(jù)總線互聯(lián)。

本發(fā)明實(shí)施例中，所述數(shù)字信號(hào)傳輸通道、串行通道、LVDS傳輸通道均為現(xiàn)有技術(shù)，數(shù)字信號(hào)傳輸通道是用于傳輸數(shù)字信號(hào)的信號(hào)傳輸電路，串行通道是用于傳輸串行通信數(shù)據(jù)的信號(hào)傳輸電路，LVDS傳輸通道用于傳輸LVDS信號(hào)（低電壓差分信號(hào)）。

本發(fā)明實(shí)施例中，所述IOP處理模塊為現(xiàn)有技術(shù)，IOP處理模塊是一塊通用的處理器板，可以廣泛地用于不同種類的IO卡之中。

本發(fā)明實(shí)施例配合信號(hào)分配卡使用，使用時(shí)將第二連接件的3路串行通信接口連接到外部器件的串行通信接口，實(shí)現(xiàn)FPGA表決模塊與外部器件的通信，將第二連接件的LVDS發(fā)送接口及10路LVDS接收端口分別接到信號(hào)分配卡的LVDS收發(fā)端口，F(xiàn)PGA表決模塊通過LVDS發(fā)送接口向信號(hào)分配卡發(fā)送LVDS信號(hào)，通過10路LVDS接收端口接收信號(hào)分配卡的LVDS信號(hào)；

第一連接件的6路數(shù)字信號(hào)輸入接口分別接入外部輸入的采樣數(shù)據(jù)，交由FPGA表決模塊進(jìn)行分析處理，F(xiàn)PGA表決模塊根據(jù)處理結(jié)果，通過8路數(shù)字信號(hào)輸出接口輸出相應(yīng)的控制信號(hào)，控制汽輪機(jī)系統(tǒng)中的相應(yīng)設(shè)備的運(yùn)行；

IOP處理模塊中，F(xiàn)PGA處理子模塊主要承擔(dān)IO信號(hào)（輸入輸出信號(hào)）的處理，通過數(shù)據(jù)總線與CPU子模塊通信，實(shí)現(xiàn)現(xiàn)場(chǎng)信號(hào)與CPU子模塊的交互，CPU子模塊負(fù)責(zé)FPGA表決模塊及FPGA處理子模塊的配置、網(wǎng)絡(luò)通信等功能。