本實用新型涉及一種基于PCI-E總線的數(shù)據(jù)傳輸裝置，屬于數(shù)據(jù)同步通信技術(shù)領(lǐng)域。

背景技術(shù)：

在數(shù)據(jù)采集領(lǐng)域有多種用于采集的通訊協(xié)議，隨著科技的發(fā)展，BISS-C(Bidirectional Synchronous Serial，雙向同步串行接口)協(xié)議以其開放性、便捷性、高速性以及穩(wěn)定性逐漸成為主流。

在已有的BISS-C協(xié)議接口卡中，與PC機進行通信的接口總線主要包括三種選擇：PCI總線、ISA總線和PCI-E總線，其中傳輸速度較快的PCI總線和PCI-E總線被更多的作為主流計算機的外部I/O接口使用。由于BISS-C協(xié)議接口卡在高速采集過程中需要將傳輸過程造成的延遲降低到最小，而目前的BISS-C協(xié)議接口卡部分的采用了PCI-E總線接口，但即便如此在傳輸大量數(shù)據(jù)時，還會占去大量的CPU資源，從而造成控制系統(tǒng)延遲。

技術(shù)實現(xiàn)要素：

本實用新型提供了一種基于PCI-E總線的數(shù)據(jù)傳輸裝置，以解決現(xiàn)有的BISS-C協(xié)議接口卡在高速采集過程中產(chǎn)生控制系統(tǒng)延遲的問題，為此本實用新型采用如下的技術(shù)方案：

一種基于PCI-E總線的數(shù)據(jù)傳輸裝置，包括板卡控制器和DMA控制器，所述板卡控制器的第一端通過PCI-E總線與CPU連接，所述板卡控制器的第二端與所述DMA控制器的第一端連接，所述DMA控制器的第二端通過PCI-E總線與物理內(nèi)存連接。

在本實用新型所述的基于PCI-E總線的數(shù)據(jù)傳輸裝置中，所述裝置還包括電源模塊，所述電源模塊分別與所述板卡控制器和所述DMA控制器連接。

本實用新型通過將PCI-E總線配合DMA傳輸?shù)姆绞揭牖贐ISS-C協(xié)議的數(shù)據(jù)采集系統(tǒng)中，有效的解決了數(shù)據(jù)從板卡傳輸?shù)缴衔粰C的過程中延遲較長及延遲不可控的問題。

附圖說明

圖1為本實用新型實施例所述的基于PCI-E總線的數(shù)據(jù)傳輸裝置的結(jié)構(gòu)示意圖；

圖2為本實用新型實施例所述的PCI-E總線的物理鏈路結(jié)構(gòu)示意圖。

圖3為本實用新型實施例所述的DMA傳輸?shù)脑硎疽鈭D。

具體實施方式

下面將結(jié)合本實用新型實施例中的附圖，對本實用新型實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例。基于本實用新型中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。

本具體實施方式提供了一種基于PCI-E總線的數(shù)據(jù)傳輸裝置，如圖1所示，包括板卡控制器1和DMA控制器2，板卡控制器1的第一端通過PCI-E總線3與CPU連接，板卡控制器1的第二端與DMA控制器2的第一端連接，DMA控制器2的第二端通過PCI-E總線3與物理內(nèi)存連接。

其中，PCI-E(Peripheral Component Interconnect Express，高速外設(shè)部件互連標準)總線主要應(yīng)用于數(shù)據(jù)量較大、傳輸速度快的圖像處理和視頻信號采集領(lǐng)域，屬于高速串行點對點雙通道高帶寬傳輸?shù)姆懂?，所連接的設(shè)備分配獨享的通道帶寬，并且不與其它設(shè)備共享總線帶寬，主要支持主動電源管理、錯誤報告、端對端的可靠性傳輸、熱插拔以及服務(wù)質(zhì)量(QOS)等功能。

如圖2所示，PCI-E總線采用“端到端的數(shù)據(jù)傳送方式”，發(fā)送端和接收端中都含有TX(發(fā)送邏輯)和RX(接收邏輯)。在PCI-E總線的物理鏈路的一個數(shù)據(jù)通路中，由兩組差分信號，共4根信號線組成。其中發(fā)送端的TX部件與接收端的RX部件使用一組差分信號連接，該鏈路也被稱為發(fā)送端的發(fā)送鏈路，也是接收端的接收鏈路；而發(fā)送端的RX部件與接收端的TX部件使用另一組差分信號連接，該鏈路也被稱為發(fā)送端的接收鏈路，也是接收端的發(fā)送鏈路。一個PCI-E鏈路可以由多個數(shù)據(jù)通路組成。高速差分信號電氣規(guī)范要求其發(fā)送端串接一個電容，以進行AC耦合。該電容也被稱為AC耦合電容。PCI-E鏈路使用差分信號進行數(shù)據(jù)傳送，一個差分信號由D+和D-兩根信號組成，信號接收端通過比較這兩個信號的差值，判斷發(fā)送端發(fā)送的是邏輯“1”還是邏輯“0”。與單端信號相比，差分信號抗干擾的能力更強，因為差分信號在布線時要求“等長”、“等寬”、“貼近”，而且在同層。因此外部干擾噪聲將被“同值”而且“同時”加載到D+和D-兩根信號上，其差值在理想情況下為0，對信號的邏輯值產(chǎn)生的影響較小，因此差分信號可以使用更高的總線頻率。

另外，DMA(Direct Memory Access，直接內(nèi)存存取)是一種用于快速數(shù)據(jù)交換的重要技術(shù)，它具有獨立于CPU的后臺批量數(shù)據(jù)傳輸能力，能夠滿足高速數(shù)據(jù)傳輸要求。

如圖3所示，DMA傳輸是將數(shù)據(jù)從一個地址空間復制到另外一個地址空間。當CPU初始化這個傳輸動作時，傳輸動作本身就是由DMA控制器來實行和完成，典型的例子就是移動一個外部內(nèi)存的區(qū)塊到芯片內(nèi)部更快的內(nèi)存區(qū)。而這樣的操作并沒有讓處理器工作拖延，反而可以被重新排程去處理其他的工作。

在實現(xiàn)DMA傳輸?shù)倪^程中，是由DMA控制器直接掌管總線，因此，存在著一個總線控制權(quán)轉(zhuǎn)移的問題。即在DMA傳輸前，CPU需要把總線控制權(quán)交給DMA控制器，而在結(jié)束DMA傳輸結(jié)束后，DMA控制器應(yīng)立即把總線控制權(quán)再交回給CPU。一個完整的DMA傳輸過程必須經(jīng)過DMA請求、DMA響應(yīng)、DMA傳輸、DMA結(jié)束4個步驟。

下面通過具體的實施例對本實施例提供的基于PCI-E總線的數(shù)據(jù)傳輸裝置進行具體說明。

如圖1所示，本實施例采用的PCI-E 2011板卡的板卡控制器1首先向CPU請求DMA控制權(quán)，CPU向板卡控制器1授權(quán)后建立板卡控制器DMA控制器2與物理內(nèi)存的直接連接，最后由DMA控制器2處理數(shù)據(jù)的傳送，以實現(xiàn)將數(shù)據(jù)傳送到軟件內(nèi)存空間中，這樣就很大程度上減輕了CPU資源占有率，從而可以顯著節(jié)省系統(tǒng)資源。

采用本具體實施方式提供的技術(shù)方案，通過將PCI-E總線配合DMA傳輸?shù)姆绞揭牖贐ISS-C協(xié)議的數(shù)據(jù)采集系統(tǒng)中，有效的解決了數(shù)據(jù)從板卡傳輸?shù)缴衔粰C的過程中延遲較長及延遲不可控的問題。

以上所述，僅為本實用新型較佳的具體實施方式，但本實用新型的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本實用新型實施例揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本實用新型的保護范圍之內(nèi)。因此，本實用新型的保護范圍應(yīng)該以權(quán)利要求的保護范圍為準。