本發(fā)明涉及服務器的技術領域，具體涉及到一種提高芯片fpga原型驗證效率的調(diào)試方法及系統(tǒng)。

背景技術：

隨著日常生活中的業(yè)務越來越多，越來越復雜，對服務器的性能要求也越來越高，為提供服務器的性能，單靠提高單個cpu節(jié)點的性能已經(jīng)無法滿足人們對服務器性能的要求，因此需要提高服務器中cpu的路數(shù)來提高性能。

服務器互聯(lián)芯片(cc芯片)是多路處理器共享主存系統(tǒng)的核心芯片，其主要功能是維護全局cache一致性，并實現(xiàn)全局io共享和全系統(tǒng)中斷。為使系統(tǒng)具有良好的實用性能，要求大規(guī)模共享存儲應用程序(如oracle數(shù)據(jù)庫)的總體性能隨著系統(tǒng)規(guī)模的增長而近似線性增長。

隨著芯片設計規(guī)模的與日俱增，其功能日趨復雜，芯片的驗證階段占據(jù)了整個芯片開發(fā)的大部分時間。為了縮短驗證時間，在傳統(tǒng)的仿真驗證的基礎上涌現(xiàn)了許多新的驗證手段，如sdv(softwaredrivenverification)、bfm(busfunctionmodel)等，以及基于fpga的原型驗證技術。由于fpga的優(yōu)勢，大多芯片的開發(fā)采用fpga原型驗證技術。

由于驗證調(diào)試過程中，需要抓取設計的中間信號來進行調(diào)試，而往往fpga芯片的邏輯資源又比較緊張，因此，亟待一種解決fpga芯片的邏輯資源比較緊張的情況下的調(diào)試方法。

技術實現(xiàn)要素：

基于上述問題，本發(fā)明提出一種提高芯片fpga原型驗證效率的調(diào)試方法及系統(tǒng)。提高芯片的fpga驗證階段的效率，縮短了芯片的研發(fā)周期。

本發(fā)明提供如下技術方案：

一方面，本發(fā)明提供一種提高芯片fpga原型驗證效率的調(diào)試方法，包括：

步驟101，從cpu提取數(shù)據(jù)寫入至少一個隨機存取存儲器；

步驟102，通過i2c接口從所述至少一個隨機存取存儲器中將數(shù)據(jù)讀出；

步驟103，將所述讀出的數(shù)據(jù)進行腳本解析。

其中，所述提取數(shù)據(jù)包括上行數(shù)據(jù)及下行數(shù)據(jù)。

其中，在從cpu提取數(shù)據(jù)寫入至少一個隨機存取存儲器之前還包括去除無效數(shù)據(jù)。

其中，分布式地讀取所述隨機存取存儲器中的上行數(shù)據(jù)和下行數(shù)據(jù)。

另外，本發(fā)明還提供一種提高芯片fpga原型驗證效率的調(diào)試系統(tǒng)，所述系統(tǒng)包括：cpu，芯片，芯片包括至少一數(shù)據(jù)提取模塊、至少一隨機存取存儲器和讀寫控制選擇模塊，腳本解析模塊；

所述數(shù)據(jù)提取模塊從cpu提取數(shù)據(jù)寫入所述至少一個隨機存取存儲器，所述讀寫控制選擇模塊通過i2c接口從所述至少一個隨機存取存儲器中將數(shù)據(jù)讀出，腳本解析模塊將所述讀出的數(shù)據(jù)進行腳本解析。

其中，所述提取數(shù)據(jù)包括上行數(shù)據(jù)及下行數(shù)據(jù)。

其中，在從cpu提取數(shù)據(jù)寫入至少一個隨機存取存儲器之前還包括去除無效數(shù)據(jù)。

其中，分布式地讀取所述隨機存取存儲器中的上行數(shù)據(jù)和下行數(shù)據(jù)。

本發(fā)明提出了一種提高芯片fpga原型驗證效率的調(diào)試方法及系統(tǒng)，應用在服務器互聯(lián)芯片，通過還原芯片跟cpu之間交換的各個報文，從cpu提取數(shù)據(jù)寫入隨機存取存儲器，通過i2c接口從隨機存取存儲器中將數(shù)據(jù)讀出，最后將讀出的數(shù)據(jù)進行腳本解析，提高芯片fpga原型驗證速度和效率，解決了fpga芯片的邏輯資源緊張的技術問題，縮短了芯片的研發(fā)周期。

附圖說明

圖1是本發(fā)明的方法步驟流程圖。

圖2是本發(fā)明的系統(tǒng)結(jié)構(gòu)框圖。

圖3是本發(fā)明的抓取信號過程圖。

具體實施方式

為了更清楚地說明本發(fā)明實施例中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其它的附圖。

因fpga工藝及技術的發(fā)展，其速度、容量和密度都大大增加，功耗和成本在不斷的降低，使得基于fpga的原型驗證得到廣泛的應用?；趂pga的原型驗證可以比軟件仿真速度高出4～6個數(shù)量級，而且還可以提高流片成功率，并為軟件開發(fā)提供了硬件平臺，加速了軟件的開發(fā)速度。而隨著芯片設計規(guī)模的與日俱增，單片fpga資源往往不能滿足驗證要求，因此需要多片fpga芯片才能滿足驗證要求。本發(fā)明給出了一種提高芯片fpga原型驗證效率的調(diào)試方法及系統(tǒng)，可以大大提高芯片fpga原型驗證速度和效率。

本發(fā)明提供一種提高芯片fpga原型驗證效率的調(diào)試方法，步驟流程如附圖1所示，包括：

步驟101，從cpu提取數(shù)據(jù)寫入至少一個隨機存取存儲器ram；

為降低ram的使用量，將無效數(shù)據(jù)剔除，僅將有效flit存儲到ram中；所述提取數(shù)據(jù)包括上行數(shù)據(jù)及下行數(shù)據(jù)。

步驟102，通過i2c接口從所述至少一個隨機存取存儲器中將數(shù)據(jù)讀出；

通過i2c接口將數(shù)據(jù)從ram中讀出。通過讀寫控制選擇模塊，可以將兩個ram的數(shù)據(jù)分布進行讀出。

步驟103，將所述讀出的數(shù)據(jù)進行腳本解析。

腳本解析模塊將所述讀出的數(shù)據(jù)進行腳本解析。當cpu為intercpu時，根據(jù)inter的協(xié)議規(guī)范解析數(shù)據(jù)。

i2cslave從模塊讀取ram中的數(shù)據(jù)并傳送至i2cmaster主模塊，由i2cmaster主模塊轉(zhuǎn)發(fā)進行數(shù)據(jù)解析。

本發(fā)明提出了一種提高芯片fpga原型驗證效率的調(diào)試方法，應用在服務器互聯(lián)芯片，通過還原芯片跟cpu之間交換的各個報文，從cpu提取數(shù)據(jù)寫入隨機存取存儲器，通過i2c接口從隨機存取存儲器中將數(shù)據(jù)讀出，最后將讀出的數(shù)據(jù)進行腳本解析，提高芯片fpga原型驗證速度和效率，解決了fpga芯片的邏輯資源緊張的技術問題，縮短了芯片的研發(fā)周期。

本發(fā)明的實施方式還提供了一種提高芯片fpga原型驗證效率的調(diào)試系統(tǒng)，如圖2所示，以基于intelcpu的互聯(lián)芯片為例進行說明。本發(fā)明不僅僅局限于intelcpu。圖3為芯片驗證時，抓取信號過程圖。

所述系統(tǒng)包括：cpu，芯片，芯片包括至少一數(shù)據(jù)提取模塊、至少一隨機存取存儲器ram和讀寫控制選擇模塊，腳本解析模塊；

所述數(shù)據(jù)提取模塊從cpu提取數(shù)據(jù)寫入所述至少一個隨機存取存儲器ram；

為降低ram的使用量，將無效數(shù)據(jù)剔除，僅將有效flit存儲到ram中；所述提取數(shù)據(jù)包括上行數(shù)據(jù)及下行數(shù)據(jù)。

所述讀寫控制選擇模塊通過i2c接口從所述至少一個隨機存取存儲器ram中將數(shù)據(jù)讀出；

通過i2c接口將數(shù)據(jù)從ram中讀出。通過讀寫控制選擇模塊，可以將兩個ram的數(shù)據(jù)分布進行讀出。

腳本解析模塊將所述讀出的數(shù)據(jù)進行腳本解析。當cpu為intercpu時，根據(jù)inter的協(xié)議規(guī)范解析數(shù)據(jù)。

i2cslave從模塊讀取ram中的數(shù)據(jù)并傳送至i2cmaster主模塊，由i2cmaster主模塊轉(zhuǎn)發(fā)至腳本解析模塊進行數(shù)據(jù)解析。

本發(fā)明提出了一種提高芯片fpga原型驗證效率的調(diào)試系統(tǒng)，應用在服務器互聯(lián)芯片，通過還原芯片跟cpu之間交換的各個報文，從cpu提取數(shù)據(jù)寫入隨機存取存儲器，通過i2c接口從隨機存取存儲器中將數(shù)據(jù)讀出，最后將讀出的數(shù)據(jù)進行腳本解析，提高芯片fpga原型驗證速度和效率，解決了fpga芯片的邏輯資源緊張的技術問題，縮短了芯片的研發(fā)周期。

對所公開的實施例的上述說明，使本領域技術人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領域技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其他實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是符合與本文所公開的原理和新穎特點相一致的最寬的范圍。