本發(fā)明屬于集成電路設計技術領域，具體涉及一種帶有延遲反饋回路的cpld。

背景技術：

編程邏輯器件是指一切可通過軟件手段配置、更改器件內(nèi)部連接結構和邏輯單元，完成既定設計功能的數(shù)字集成電路。常用的可編程邏輯器件主要有簡單的邏輯陣列(pal/gal)、復雜可編程邏輯器件(cpld)和現(xiàn)場可編程邏輯陣列(fpga)等3大類。

請參見圖1，cpld的結構主要是由可編程的邏輯單元圍繞中心的可編程互連矩陣單元(即圖中的“布線池、布線矩陣”)組成。其中，所述邏輯單元具有多個邏輯宏單元(macrocell)，邏輯宏單元結構較復雜，并具有復雜的i/o單元互連結構，可由用戶根據(jù)需要生成特定的電路結構，完成一定的功能。由于cpld內(nèi)部采用固定長度的金屬線進行各邏輯單元的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。

在現(xiàn)有技術中，由于cpld提供的時鐘管理過于簡單，必須有搭配的鎖相環(huán)(pll)提供去時鐘偏移，調(diào)整時鐘延遲，進行頻率綜合等，可參照圖2，系統(tǒng)時鐘分布可由pll調(diào)控。但是由于pll中用到的壓控震蕩器(vco)存在不穩(wěn)定性和相位偏移的積累，因而在補償時鐘分布網(wǎng)路造成的時間延遲時，會降低了pll的性能，并且pll所產(chǎn)生的時鐘在完成相位移，頻率倍頻，頻率分頻等功能后，仍然與輸入時鐘同步，pll不能夠處理異步時鐘的相位移功能。

技術實現(xiàn)要素：

為了解決現(xiàn)有技術中存在的上述問題，本發(fā)明提供了一種帶有延遲反饋回路的cpld。本發(fā)明要解決的技術問題是：如何克服cpld中集成pll時的時鐘不穩(wěn)定與相位偏移積累問題。以及提供多個相同頻率的異步時鐘源的相位移功能。

本發(fā)明的一個實施例提供了一種帶有延遲反饋回路的cpld，包括延遲鎖相環(huán)、與所述延遲鎖相環(huán)連接的n個可變延時器、各個邏輯單元及延遲反饋回路，所述n為不小于1的整數(shù)；其中，

所述延遲鎖相環(huán)產(chǎn)生1路第一時鐘信號和n路相位延時編碼；其中，所述延遲鎖相環(huán)將所述第一時鐘信號傳輸至各個所述邏輯單元；所述相位延時編碼與所述可變延時器一一對應，所述可變延時器根據(jù)對應的相位延時編碼將接收的第二時鐘信號進行相位移，并將相位移后的第二時鐘信號傳輸至各個所述邏輯單元；

所述延遲反饋回路由所述延遲鎖相環(huán)的時鐘輸出端不經(jīng)由所述cpld的時鐘樹分布與所述延遲鎖相環(huán)的時鐘返回端連接。

在本發(fā)明的一個實施例中，所述延遲鎖相環(huán)將所述第一時鐘信號由所述延遲鎖相環(huán)內(nèi)部的可變延時器進行延遲，并將延遲后的延遲編碼傳輸至各個所述邏輯單元。

在本發(fā)明的一個實施例中，所述cpld設有n個時鐘輸出端，所述n個時鐘輸出端與所述n個可變延時器一一對應連接，所述時鐘輸出端連接到各個所述邏輯單元以及外部時鐘輸出端。

在本發(fā)明的一個實施例中，所述cpld還包括：n+1條相位選擇支路，所述延遲鎖相環(huán)上用于輸出所述第一時鐘信號的輸出端與各個所述邏輯單元以及外部時鐘輸出端之間通過1條相位選擇支路連接，各可變延時器與各個所述邏輯單元以及對應的外部時鐘輸出端之間通過其余相位選擇支路中的1條相位選擇支路連接。

在本發(fā)明的一個實施例中，每條相位選擇支路均包括：第三數(shù)據(jù)選擇器和緩沖器。

在本發(fā)明的一個實施例中，每條相位選擇支路均包括：第三數(shù)據(jù)選擇器、緩沖器和二選一相位選擇器。

在本發(fā)明的一個實施例中，所述cpld還包括：第一數(shù)據(jù)選擇器；所述第一數(shù)據(jù)選擇器的輸出端與所述延遲鎖相環(huán)的時鐘返回端連接，所述第一數(shù)據(jù)選擇器的1個輸入端與所述延遲鎖相環(huán)上用于輸出所述第一時鐘信號的輸出端連接，所述第一數(shù)據(jù)選擇器的另1個輸入端與所述延遲鎖相環(huán)的時鐘輸出端連接。

在本發(fā)明的一個實施例中，所述cpld還包括：m個外部時鐘輸入端和第二數(shù)據(jù)選擇器，1個外部時鐘輸入端與所述第二數(shù)據(jù)選擇器的1個輸入端連接，其余外部時鐘輸入端中的n個與所述n個可變延時器一一對應連接，所述第二數(shù)據(jù)選擇器的輸出端與所述延遲鎖相環(huán)的時鐘輸入端連接，m為不小于n+1的整數(shù)。

在本發(fā)明的一個實施例中，所述cpld設有外部時鐘返回端，所述外部時鐘返回端與所述第一數(shù)據(jù)選擇器剩余輸入端中的1個輸入端連接。

本發(fā)明實施例，本發(fā)明通過將延遲鎖相環(huán)dll集成于cpld中，能夠克服cpld中集成pll時的不穩(wěn)定與相位偏移積累問題，為cpld中的邏輯單元提供不同的時鐘信號，使cpld增加延時補償、時鐘調(diào)整、相位調(diào)整，并提供多個相同頻率的異步時鐘信號源不同的相位移功能，擴大cpld的應用領域到數(shù)字信息讀取的應用，簡化電路設計與系統(tǒng)集成，降低功耗、開發(fā)成本與物料成本，使用方便。

附圖說明

圖1為現(xiàn)有技術中cpld的內(nèi)部邏輯框圖；

圖2為現(xiàn)有技術中cpld搭配鎖相環(huán)pll的時鐘分布電路原理圖；

圖3為現(xiàn)有技術中dll的電路原理圖；

圖4為本發(fā)明實施例提供的一種cpld的電路原理圖；

圖5為圖4所示的cpld中集成的可變延時器與dll的一種關系的電路原理圖；

圖6為圖4所示的cpld中集成的可變延時器與dll的另一種關系的電路原理圖；

圖7為圖4所示的cpld中集成的dll的電路原理圖。

具體實施方式

下面結合具體實施例對本發(fā)明做進一步詳細的描述，但本發(fā)明的實施方式不限于此。

下面以所述延時鎖相環(huán)產(chǎn)生4路時鐘信號(即n＝3)為例來說明本發(fā)明，但不限定本發(fā)明的保護范圍。請參見圖3至圖7，所述復雜可編程邏輯器件內(nèi)部集成有：延遲鎖相環(huán)和與所述延遲鎖相環(huán)連接的n個可變延時器，所述n為不小于1的整數(shù)；

所述延遲鎖相環(huán)產(chǎn)生1路第一時鐘信號和n路相位延時編碼，所述相位延時編碼與所述可變延時器一一對應，所述可變延時器根據(jù)對應的相位延時編碼將接收的第二時鐘信號進行相位移，并將相位移后的第二時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元。

在具體應用中，所述延遲鎖相環(huán)通常可將所述第一時鐘信號由所述延遲鎖相環(huán)內(nèi)部的可變延時器進行延遲，并將延遲后的延遲編碼傳輸至所述復雜可編程邏輯器件中的各個邏輯單元，請參見圖5，所述復雜可編程邏輯器件還包括：由所述延遲鎖相環(huán)的時鐘輸出端不經(jīng)由cpld的時鐘樹分布與所述延遲鎖相環(huán)的時鐘返回端連接的延遲反饋回路；

在這種情況下，所述復雜可編程邏輯器件的時鐘來源由外部時鐘輸入端提供，為便于對外部電路提供不同相位移的多個時鐘信號，優(yōu)選地，所述復雜可編程邏輯器件設有n個時鐘輸出端(本實施方式中，該時鐘輸出端采用復雜可編程邏輯器件上的i/o單元實現(xiàn))，所述n個時鐘輸出端與所述n個可變延時器一一對應連接，所述時鐘輸出端連接到所述復雜可編程邏輯器件中的各個邏輯單元以及外部時鐘輸出端。

可理解的是，圖5所示的本實施例的復雜可編程邏輯器件中集成的可變延時器與延遲鎖相環(huán)dll的關系的電路圖的原理具體為：

dll的使用方式是dll內(nèi)部回路，uo和ui(時鐘0)匹配，不經(jīng)由時鐘樹的分布，即時鐘0經(jīng)由dll產(chǎn)生延時編碼，時鐘1，時鐘2，等接收端時鐘或讀取時鐘使用可變延時器和延時編碼，產(chǎn)生適當?shù)南辔灰?，以讀取接收端的數(shù)字信號。這種配置方式三個內(nèi)部時鐘都是輸入時鐘的相位移，可同時支持3個通訊通道的數(shù)字信息的接收；

在另一具體應用中，所述延遲鎖相環(huán)可將所述第一時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元，請參見圖6，所述延遲鎖相環(huán)將所述第一時鐘信號由所述延遲鎖相環(huán)內(nèi)部的可變延時器經(jīng)由cpld的時鐘樹進行延遲反饋回路，得到延遲后的第一時鐘信號，并將所述延遲后的第一時鐘信號傳輸至所述復雜可編程邏輯器件中的各個邏輯單元(即時鐘0的相位移輸出也推動到時鐘樹，分布到邏輯宏單元)；

在這種情況下，所述復雜可編程邏輯器件的時鐘來源由外部時鐘輸入端提供，為便于對外部電路提供不同相位移的多個時鐘信號，優(yōu)選地，所述復雜可編程邏輯器件設有n+1個外部時鐘輸出端(本實施方式中，該時鐘輸出端采用復雜可編程邏輯器件上的i/o單元實現(xiàn))，1個外部時鐘輸出端與所述延遲鎖相環(huán)上用于輸出所述第一時鐘信號的輸出端連接，其余n個外部時鐘輸出端與所述n個可變延時器一一對應連接。

可理解的是，圖5所示的本實施例的復雜可編程邏輯器件中集成的可變延時器與延遲鎖相環(huán)dll的關系的電路圖的原理具體為：

dll經(jīng)由ui、ud、uc、uo的回路產(chǎn)生可變延時器的編碼，同時產(chǎn)生第一個時鐘輸出uo并通過輸出端c0輸出；由于dll的功能，uo+時鐘樹延遲與ui完全匹配(圖4)；dll內(nèi)部的可變延時器在cpld內(nèi)復制了3次，提供給cpld另外3個時鐘輸入；dll同時輸出多個延時編碼，包括但不限于90度、180度、270度的相位延時編碼并通過輸出端c1、c2、c3輸出至相應可變延時器。本實施例可以產(chǎn)生時鐘1、時鐘2、或時鐘3和ui相對應的相位移的時鐘，供cpld內(nèi)的宏單元使用。在應用層面，時鐘1、時鐘2、和時鐘3可以是從3個不同的通訊通道所恢復的讀取時鐘。由于時鐘1、時鐘2、時鐘3是從不同的通道恢復，因此和ui是異步的時鐘。相對應pll的應用，pll一個時鐘源產(chǎn)生多個時鐘，不能處理多個異步時鐘源的應用。

在具體應用中，由于時鐘反饋回路通過外部的返回端會產(chǎn)生一定的干擾信號，請參見圖7，為了盡可能防止外部的干擾信號，優(yōu)選地，所述延遲鎖相環(huán)上用于輸出所述第一時鐘信號的輸出端與所述延遲鎖相環(huán)的時鐘返回端(clockfeedback，簡稱cf)連接，將所述dll所產(chǎn)生的第一時鐘信號傳輸至所述dll的時鐘返回端cf，并通過所述dll的時鐘返回端cf所接收到的信號對時鐘信號進行防調(diào)控延遲、抖動和傾斜處理，可達到近乎無干擾的狀態(tài)；

為了便于將dll的產(chǎn)生的時鐘信號選擇性的傳輸至所述dll的時鐘返回端cf，優(yōu)選地，所述復雜可編程邏輯器件還包括：第一數(shù)據(jù)選擇器，所述第一數(shù)據(jù)選擇器d1的輸出端與所述延遲鎖相環(huán)的時鐘返回端cf連接，所述第一數(shù)據(jù)選擇器d1的1個輸入端與所述延遲鎖相環(huán)上用于輸出所述第一時鐘信號的輸出端連接。

在具體應用中，為便于實現(xiàn)多個外部時鐘輸入，優(yōu)選地，所述復雜可編程邏輯器件還包括：m個外部時鐘輸入端和第二數(shù)據(jù)選擇器d2，1個外部時鐘輸入端與所述第二數(shù)據(jù)選擇器d2的1個輸入端連接，其余外部時鐘輸入端中的n個與所述n個可變延時器一一對應連接，所述第二數(shù)據(jù)選擇器d2的輸出端與所述延遲鎖相環(huán)的時鐘輸入端(clockinput，簡稱ci)連接，m為不小于n+1的整數(shù)。

為便于將所述dll與外部時鐘源連接，并保證提供給外部電路的時鐘信號的性能，盡可能防止調(diào)控延遲、抖動和傾斜，優(yōu)選地，所述復雜可編程邏輯器件設有外部時鐘返回端，所述外部時鐘返回端與所述第一數(shù)據(jù)選擇器d1剩余輸入端中的1個輸入端連接。

為便于對所述dll所生成的時鐘信號進行0度或180度的相位選擇，優(yōu)選地，所述復雜可編程邏輯器件還包括：n+1條相位選擇支路，所述延遲鎖相環(huán)上用于輸出所述第一時鐘信號的輸出端與所述復雜可編程邏輯器件中的各個邏輯單元以及外部時鐘輸出端之間通過1條相位選擇支路連接，各可變延時器與對應的所述復雜可編程邏輯器件中的各個邏輯單元以及外部時鐘輸出端之間通過其余相位選擇支路中的1條相位選擇支路連接。

應說明的是，本實施例中的1條相位選擇支路只能將1個可變延時器與該可變延時器對應的所述復雜可編程邏輯器件中的各個邏輯單元以及外部時鐘輸出端連接在一起。舉例來說，參照圖4，所述復雜可編程邏輯器件包括4條相位選擇支路(相位選擇支路1、相位選擇支路2、相位選擇支路3和相位選擇支路4)和3個可變延時器(可變延時器1、可變延時器2和可變延時器3)，所述延遲鎖相環(huán)上用于輸出所述第一時鐘信號的輸出端c0可通過相位選擇支路1連接，可變延時器1通過相位選擇支路2連接，可變延時器2通過相位選擇支路3連接，可變延時器3通過相位選擇支路4連接。

在具體應用中，為便于實現(xiàn)相位選擇，優(yōu)選地，每條相位選擇支路均包括：第三數(shù)據(jù)選擇器和緩沖器；或者，每條相位選擇支路均包括：第三數(shù)據(jù)選擇器、緩沖器和二選一相位選擇器。

舉例來說，請再次參見圖4，以圖中的相位選擇支路1為例，每條相位選擇支路均包括：第三數(shù)據(jù)選擇器(在圖中相位選擇支路1的第三數(shù)據(jù)選擇器為“d31”)、二選一相位選擇器(在圖中相位選擇支路1的二選一相位選擇器為“x1”，進行0度或180度的二選一)和緩沖器(在圖中相位選擇支路1的緩沖器包括：“h1”、“h2”、“h3”、“h4”和“h5”)，每條相位選擇支路可先由第三數(shù)據(jù)選擇器和二選一相位選擇器結合，再與緩沖器連接組成(即在圖中相位選擇支路1可先由第三數(shù)據(jù)選擇器d31和二選一相位選擇器x1結合，再與緩沖器h1、h2、h3、h4和h5連接組成)。

在現(xiàn)有技術cpld的實際應用中，在一般電子電路設計常常使用pll作為系統(tǒng)的時鐘管理。電子電路板上使用一個晶振元器件產(chǎn)生一個穩(wěn)定的基礎頻率時鐘?；谶@個穩(wěn)定的基礎頻率使用pll的倍頻以及分頻技術，產(chǎn)生不同的任意時鐘頻率。因此pll的應用極為廣泛，普及，經(jīng)常與cpld搭配使用；

而dll通常應用于恢復媒體媒介的數(shù)字信號。在通訊方面，數(shù)字信號經(jīng)由通訊頻道進行遠程傳遞。通訊頻道通常是處于復雜、不可控的環(huán)境，比如無線電微波通訊經(jīng)由地球表面的大氣層，存在著天氣變化，地形差異等不可控因素。在接收端的數(shù)字信號由于通訊頻道的可變，不可控因素，再加上信號的互相干擾，所接收的數(shù)字信號常常有頻率偏移，相位偏移，抖動等等的時鐘領域的問題。使用dll的技術可以恢復嵌入數(shù)字信號內(nèi)的時鐘，并且產(chǎn)生與信號源同步，不同相位，倍頻分頻的時鐘。因此dll常用在通訊頻道的接收端。在消費電子領域，dll也常用來讀取從數(shù)字信號儲存媒體中的信息，比如從光碟讀取信息。在光碟讀取環(huán)境中也存在著讀取的信號不穩(wěn)定，偏移，抖動等因素，需要使用dll的技術。

一般的電子電路技術人員經(jīng)常使用pll(可在信息的產(chǎn)生端，或信息的傳送端，使用pll)，但是通常不了解dll。與媒體媒介讀取有關的技術人員(通常是通訊產(chǎn)業(yè)或消費電子產(chǎn)業(yè)的部分技術人員)會使用dll(在信息的讀取端，或信息的接收端，使用dll)。

dll與pll的在現(xiàn)有技術中的應用場景、使用時機在本質(zhì)上是不一樣的，而且dll芯片面積小，成本低，功耗低，那個完成與pll相同的功能，但沒有累積相位移的問題，在特定應用比pll有優(yōu)勢，dll適合多時鐘不同或相同相位移的應用，pll適合由一個基礎時鐘源產(chǎn)生多個不同的時鐘頻率的應用。

本實施例的強化異步時鐘管理的復雜可編程邏輯器件，能夠克服cpld中集成pll時的不穩(wěn)定與相位偏移積累問題，為cpld中的邏輯單元提供不同的時鐘信號，使cpld增加延時補償、時鐘調(diào)整、相位調(diào)整和多個時鐘不同的相位移功能，擴大cpld的應用領域到數(shù)字信息讀取的應用，簡化電路設計與系統(tǒng)集成，降低功耗、開發(fā)成本與物料成本，使用方便。

最后應說明的是：以上實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡管參照前述實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質(zhì)脫離本發(fā)明各實施例技術方案的精神和范圍。