本技術(shù)涉及電力系統(tǒng)實(shí)時(shí)仿真，尤其涉及一種多速率實(shí)時(shí)仿真裝置及輸入接口、輸出接口建模方法。

背景技術(shù)：

1、實(shí)時(shí)仿真技術(shù)是研究和認(rèn)識(shí)可再生能源與電力電子裝備特性、進(jìn)行電力系統(tǒng)分析與故障預(yù)防的有效工具。在多速率實(shí)時(shí)仿真中，通常在fpga中采用小步長(zhǎng)仿真系統(tǒng)對(duì)仿真速率要求高的部分進(jìn)行快速率仿真，在cpu中采用大步長(zhǎng)仿真系統(tǒng)對(duì)仿真速率要求低的部分進(jìn)行慢速率仿真。

2、現(xiàn)有技術(shù)中，在進(jìn)行多速率實(shí)時(shí)仿真時(shí)，需要先對(duì)兩個(gè)仿真系統(tǒng)通過(guò)實(shí)時(shí)仿真硬件平臺(tái)進(jìn)行異構(gòu)拼接在一起，然后才能進(jìn)行實(shí)時(shí)模型的測(cè)試。然而，這種實(shí)現(xiàn)方案在開(kāi)發(fā)仿真系統(tǒng)中無(wú)法進(jìn)行系統(tǒng)的自我測(cè)試和邏輯校正，一旦出現(xiàn)設(shè)計(jì)方法和邏輯錯(cuò)誤，只能在兩個(gè)仿真系統(tǒng)拼接在一起后才能進(jìn)行性能檢測(cè)，無(wú)法提前排除設(shè)計(jì)錯(cuò)誤，導(dǎo)致整個(gè)實(shí)時(shí)仿真系統(tǒng)及裝置的開(kāi)發(fā)周期長(zhǎng)且效率低下。

技術(shù)實(shí)現(xiàn)思路

1、本技術(shù)的目的旨在至少能解決上述的技術(shù)缺陷之一，特別是現(xiàn)有技術(shù)中只能在兩個(gè)仿真系統(tǒng)拼接在一起后才能進(jìn)行性能檢測(cè)，無(wú)法提前排除早期的設(shè)計(jì)錯(cuò)誤，導(dǎo)致整個(gè)實(shí)時(shí)仿真裝置的開(kāi)發(fā)周期長(zhǎng)且效率低下的技術(shù)缺陷。

2、本技術(shù)提供了一種多速率實(shí)時(shí)仿真裝置，所述裝置包括大步長(zhǎng)仿真系統(tǒng)、小步長(zhǎng)仿真系統(tǒng)、輸入接口和輸出接口；

3、所述大步長(zhǎng)仿真系統(tǒng)分別通過(guò)所述輸入接口和所述輸出接口與所述小步長(zhǎng)仿真系統(tǒng)連接；

4、所述輸入接口用于對(duì)所述大步長(zhǎng)仿真系統(tǒng)的輸入數(shù)據(jù)進(jìn)行數(shù)據(jù)整合，生成第一仿真數(shù)據(jù)，并將所述第一仿真數(shù)據(jù)傳輸至所述小步長(zhǎng)仿真系統(tǒng)中，以使所述小步長(zhǎng)仿真系統(tǒng)采用第一仿真步長(zhǎng)對(duì)所述第一仿真數(shù)據(jù)進(jìn)行仿真計(jì)算；

5、所述輸出接口用于對(duì)所述小步長(zhǎng)仿真系統(tǒng)的輸出數(shù)據(jù)進(jìn)行數(shù)據(jù)提取，生成第二仿真數(shù)據(jù)，并將所述第二仿真數(shù)據(jù)傳輸至所述大步長(zhǎng)仿真系統(tǒng)中，以使所述大步長(zhǎng)仿真系統(tǒng)采用第二仿真步長(zhǎng)對(duì)所述第二仿真數(shù)據(jù)進(jìn)行仿真計(jì)算。

6、可選地，所述第二仿真步長(zhǎng)為所述第一仿真步長(zhǎng)的n倍，n為正整數(shù)；所述裝置還包括計(jì)數(shù)器；

7、所述計(jì)數(shù)器用于在所述多速率實(shí)時(shí)仿真裝置仿真開(kāi)始后，以所述第一仿真步長(zhǎng)為周期進(jìn)行計(jì)數(shù)，直至計(jì)數(shù)值為n-1后將所述計(jì)數(shù)值重置為0。

8、可選地，所述裝置還包括同步模塊；

9、所述同步模塊用于輸出所述大步長(zhǎng)仿真系統(tǒng)與所述小步長(zhǎng)仿真系統(tǒng)之間的同步信號(hào)；

10、其中，所述同步信號(hào)在所述計(jì)數(shù)器的計(jì)數(shù)值等于0時(shí)表示為高電平，以及在所述計(jì)數(shù)器的計(jì)數(shù)值不等于0時(shí)表示為低電平。

11、本技術(shù)還提供了一種輸入接口建模方法，應(yīng)用于多速率實(shí)時(shí)仿真裝置的輸入接口，所述方法包括：

12、當(dāng)接收到大步長(zhǎng)仿真系統(tǒng)的輸入數(shù)據(jù)時(shí)，確定所述輸入數(shù)據(jù)的初始使能信息和初始數(shù)據(jù)信息，以及實(shí)時(shí)讀取所述多速率實(shí)時(shí)仿真裝置中計(jì)數(shù)器的計(jì)數(shù)值，并判斷所述輸入數(shù)據(jù)是否連續(xù)；

13、若是，則根據(jù)所述計(jì)數(shù)值對(duì)所述初始使能信息和所述初始數(shù)據(jù)信息進(jìn)行信息更新，得到最終使能信息和最終數(shù)據(jù)信息；

14、若否，則基于預(yù)設(shè)分裂因子對(duì)所述計(jì)數(shù)值進(jìn)行數(shù)值求解，并根據(jù)求解結(jié)果對(duì)所述初始使能信息和所述初始數(shù)據(jù)信息進(jìn)行信息更新，得到最終使能信息和最終數(shù)據(jù)信息；

15、按照比特位整合方法對(duì)所述最終使能信息和所述最終數(shù)據(jù)信息進(jìn)行信息整合，生成第一仿真數(shù)據(jù)，并將所述第一仿真數(shù)據(jù)傳輸至小步長(zhǎng)仿真系統(tǒng)中。

16、可選地，所述確定所述輸入數(shù)據(jù)的初始使能信息和初始數(shù)據(jù)信息，包括：

17、對(duì)所述輸入數(shù)據(jù)進(jìn)行信息分配，生成使能信息和數(shù)據(jù)信息；

18、在所述多速率實(shí)時(shí)仿真裝置中同步模塊輸出低電平信號(hào)時(shí)，對(duì)所述使能信息和所述數(shù)據(jù)信息進(jìn)行數(shù)據(jù)初始化，得到初始使能信息和初始數(shù)據(jù)信息。

19、可選地，所述根據(jù)所述計(jì)數(shù)值對(duì)所述初始使能信息和所述初始數(shù)據(jù)信息進(jìn)行信息更新，得到最終使能信息和最終數(shù)據(jù)信息，包括：

20、當(dāng)所述計(jì)數(shù)值為1時(shí)，將所述初始使能信息賦值為1，得到最終使能信息，以及將所述初始數(shù)據(jù)信息賦值為所述輸入數(shù)據(jù)，得到最終數(shù)據(jù)信息；

21、當(dāng)所述計(jì)數(shù)值不為1時(shí)，將所述初始使能信息賦值為0，得到最終使能信息，以及將所述初始數(shù)據(jù)信息賦值為0，得到最終數(shù)據(jù)信息。

22、可選地，所述基于預(yù)設(shè)分裂因子對(duì)所述計(jì)數(shù)值進(jìn)行數(shù)值求解，包括：

23、將所述計(jì)數(shù)值與預(yù)設(shè)分裂因子進(jìn)行相除，得到相除結(jié)果中的整數(shù)值和余數(shù)值。

24、可選地，所述根據(jù)求解結(jié)果對(duì)所述初始使能信息和所述初始數(shù)據(jù)信息進(jìn)行信息更新，得到最終使能信息和最終數(shù)據(jù)信息，包括：

25、判斷所述輸入數(shù)據(jù)是否滿(mǎn)足所述整數(shù)值為1且所述余數(shù)值小于所述輸入數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度的條件；

26、若是，則對(duì)所述余數(shù)值與1相加，得到提取位置，基于所述提取位置從所述輸入數(shù)據(jù)中進(jìn)行數(shù)值提取，并將提取結(jié)果賦值給所述初始數(shù)據(jù)信息，得到最終數(shù)據(jù)信息，以及將所述初始使能信息賦值為1，得到最終使能信息；

27、若否，則將所述初始使能信息賦值為0，得到最終使能信息，以及將所述初始數(shù)據(jù)信息賦值為0，得到最終數(shù)據(jù)信息。

28、本技術(shù)還提供了一種輸出接口建模方法，應(yīng)用于多速率實(shí)時(shí)仿真裝置的輸出接口，所述方法包括：

29、當(dāng)接收到小步長(zhǎng)仿真系統(tǒng)的輸出數(shù)據(jù)時(shí)，提取所述輸出數(shù)據(jù)的使能信息和數(shù)據(jù)信息，將所述數(shù)據(jù)信息進(jìn)行格式轉(zhuǎn)換，生成轉(zhuǎn)換信息；

30、判斷所述輸出數(shù)據(jù)是否連續(xù)；

31、若是，按照比特位整合方法對(duì)所述使能信息和所述轉(zhuǎn)換信息進(jìn)行信息整合，生成初始仿真數(shù)據(jù)；

32、若否，則實(shí)時(shí)讀取所述多速率實(shí)時(shí)仿真裝置中計(jì)數(shù)器的計(jì)數(shù)值，并根據(jù)所述計(jì)數(shù)值和所述使能信息確定初始仿真數(shù)據(jù)；

33、對(duì)所述初始仿真數(shù)據(jù)進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換，得到第二仿真數(shù)據(jù)，并將所述第二仿真數(shù)據(jù)傳輸至大步長(zhǎng)仿真系統(tǒng)中。

34、可選地，所述根據(jù)所述計(jì)數(shù)值和所述使能信息確定初始仿真數(shù)據(jù)，包括：

35、判斷所述輸出數(shù)據(jù)是否滿(mǎn)足所述使能信息為1且所述計(jì)數(shù)值大于0的條件；

36、若是，則將所述轉(zhuǎn)換信息作為初始仿真數(shù)據(jù)；

37、若否，則觸發(fā)步長(zhǎng)延遲機(jī)制，以更新所述使能信息和所述計(jì)數(shù)值，并返回判斷所述輸出數(shù)據(jù)是否滿(mǎn)足所述使能信息為1且所述計(jì)數(shù)值大于0的條件及其后續(xù)步驟。

38、從以上技術(shù)方案可以看出，本技術(shù)實(shí)施例具有以下優(yōu)點(diǎn)：

39、本技術(shù)提供的多速率實(shí)時(shí)仿真裝置及輸入接口、輸出接口建模方法，該裝置包括大步長(zhǎng)仿真系統(tǒng)、小步長(zhǎng)仿真系統(tǒng)、輸入接口和輸出接口，大步長(zhǎng)仿真系統(tǒng)分別通過(guò)輸入接口和輸出接口與小步長(zhǎng)仿真系統(tǒng)連接。其中，輸入接口可以對(duì)大步長(zhǎng)仿真系統(tǒng)的輸入數(shù)據(jù)進(jìn)行數(shù)據(jù)整合，生成第一仿真數(shù)據(jù)，進(jìn)而將第一仿真數(shù)據(jù)傳輸至小步長(zhǎng)仿真系統(tǒng)中，以使小步長(zhǎng)仿真系統(tǒng)采用第一仿真步長(zhǎng)對(duì)第一仿真數(shù)據(jù)進(jìn)行仿真計(jì)算；而輸出接口可以對(duì)小步長(zhǎng)仿真系統(tǒng)的輸出數(shù)據(jù)進(jìn)行數(shù)據(jù)提取，生成第二仿真數(shù)據(jù)，并將第二仿真數(shù)據(jù)傳輸至大步長(zhǎng)仿真系統(tǒng)中，以使大步長(zhǎng)仿真系統(tǒng)采用第二仿真步長(zhǎng)對(duì)第二仿真數(shù)據(jù)進(jìn)行仿真計(jì)算。因此，裝置可以通過(guò)2條不同仿真步長(zhǎng)的數(shù)據(jù)交互鏈路形成閉環(huán)，進(jìn)而提高仿真和測(cè)試效率。此外，本技術(shù)分別在輸入接口和輸出接口進(jìn)行接口建模設(shè)計(jì)，使其可以在同一開(kāi)發(fā)環(huán)境中檢測(cè)、對(duì)比多速率仿真系統(tǒng)的邏輯設(shè)計(jì)和數(shù)值求解的正確性，從而可以提前排除裝置開(kāi)發(fā)過(guò)程中的設(shè)計(jì)錯(cuò)誤，縮減多速率實(shí)時(shí)仿真裝置的開(kāi)發(fā)、測(cè)試周期。