本公開涉及多芯片系統(tǒng)中的定時同步和數(shù)據(jù)傳送。

背景技術(shù)：

1、電子設備能夠由多個不同的芯片組成，這些芯片需要在它們之間傳送數(shù)據(jù)以便電子設備進行操作。芯片之間的數(shù)據(jù)通信可能是非確定性的。例如，芯片之間的數(shù)據(jù)通信在一個芯片處的發(fā)送時間到另一個芯片處的接收時間之間受到可變等待時間的影響。也就是說，數(shù)據(jù)從一個芯片傳播到另一個芯片所花費的時間不是恒定的，而是受到許多不同的傳輸時間變化源的影響。

技術(shù)實現(xiàn)思路

1、總體上，本說明書中描述的主題的創(chuàng)新方面能夠體現(xiàn)在芯片間等待時間表征方法中，其包括以下動作：針對半導體器件的多個芯片中的每對芯片，確定圍繞通過所述多個芯片的傳輸路徑在所述對芯片之間的往返數(shù)據(jù)傳輸?shù)膶h(huán)路等待時間；

2、從環(huán)路等待時間中識別最大環(huán)路等待時間；

3、確定源自所述多個芯片中的芯片的數(shù)據(jù)傳輸?shù)娜窂降却龝r間，所述數(shù)據(jù)傳輸將圍繞所述路徑發(fā)送并返回到所述芯片；

4、將最大環(huán)路等待時間的一半與全路徑等待時間的n分之一進行比較，其中，n是芯片的傳輸路徑中的芯片數(shù)量，以及將較大值存儲為半導體器件的芯片間等待時間，所述芯片間等待時間表示半導體器件的操作特性。

5、在第二總體方面，本說明書中描述的主題的創(chuàng)新特征能夠體現(xiàn)在一種芯片間等待時間表征方法中，其包括以下動作：針對以半導體器件的串聯(lián)環(huán)路布置連接的多個芯片中的每對相鄰芯片，確定所述對芯片之間的往返數(shù)據(jù)傳輸?shù)膶h(huán)路等待時間。所述動作包括從環(huán)路等待時間中識別最大環(huán)路等待時間。所述動作包括確定源自多個芯片中的芯片的數(shù)據(jù)傳輸?shù)沫h(huán)路等待時間，所述數(shù)據(jù)傳輸將圍繞串聯(lián)環(huán)路布置發(fā)送并返回到所述芯片。所述動作包括將最大環(huán)路等待時間的一半與環(huán)路等待時間的n分之一進行比較，其中，n是多個芯片中的芯片數(shù)量，以及將較大值存儲為半導體器件的芯片間等待時間，所述芯片間等待時間表示半導體器件的操作特性。所述方面的其他實施方式包括對應的系統(tǒng)、裝置和計算機程序，其被配置為執(zhí)行在計算機存儲設備上編碼的方法的動作。

6、這些和其他實施方式能夠均可選地包括以下特征中的一個或多個。

7、在一些實施方式中，確定所述對芯片之間的往返數(shù)據(jù)傳輸?shù)沫h(huán)路等待時間包括以下動作：將第一帶時間戳數(shù)據(jù)(first?timestamped?data)從所述對芯片的第一芯片發(fā)送到所述對芯片的第二芯片；基于第一帶時間戳數(shù)據(jù)，確定所述對芯片之間的第一相對單向等待時間；將第二帶時間戳數(shù)據(jù)從第二芯片發(fā)送到第一芯片；基于第二帶時間戳數(shù)據(jù)，確定所述對芯片之間的第二相對單向等待時間，以及基于第一相對單向等待時間和第二相對單向等待時間，確定所述對芯片之間的往返數(shù)據(jù)傳輸?shù)沫h(huán)路等待時間。在一些實施方式中，第一帶時間戳數(shù)據(jù)指示當?shù)谝粠r間戳數(shù)據(jù)被發(fā)送時第一芯片的本地計數(shù)器時間。在一些實施方式中，確定所述對芯片之間的第一相對單向等待時間包括：當?shù)诙酒邮盏降谝粠r間戳數(shù)據(jù)時，計算所述帶時間戳數(shù)據(jù)中指示的時間與第二芯片的本地計數(shù)器時間之間的差。在一些實施方式中，確定所述對芯片之間的往返數(shù)據(jù)傳輸?shù)沫h(huán)路等待時間包括計算第一相對單向等待時間和第二相對單向等待時間之間的差。

8、在一些實施方式中，所述多個芯片中的一個或多個芯片是被配置為執(zhí)行神經(jīng)網(wǎng)絡操作的專用集成電路(asic)芯片。

9、在第三總體方面，本說明書中描述的主題的創(chuàng)新特征能夠體現(xiàn)在一種芯片間定時同步方法中，其包括以下動作：對于半導體器件的多個芯片中的每對芯片，確定從所述對芯片中的第一芯片到所述對芯片中的第二芯片的傳輸?shù)牡谝粏蜗虻却龝r間，以及確定從所述對芯片中的第二芯片到所述對芯片中的第一芯片的傳輸?shù)牡诙蜗虻却龝r間。所述動作包括在半導體器件驅(qū)動器處接收每對芯片的第一單向等待時間和第二單向等待時間。所述動作包括由半導體器件驅(qū)動器根據(jù)每對芯片各自的第一單向等待時間和第二單向等待時間來確定每對芯片之間的環(huán)路等待時間。所述動作包括：由半導體器件驅(qū)動器針對至少一對芯片，基于半導體器件的特性芯片間等待時間和所述至少一對芯片的第一單向等待時間來調(diào)整所述至少一對芯片中的第二芯片的本地計數(shù)器。該方面的其他實施方式包括對應的系統(tǒng)、裝置和計算機程序，其被配置為執(zhí)行在計算機存儲設備上編碼的方法的動作。

10、這些和其他實施方式能夠均可選地包括以下特征中的一個或多個。

11、在一些實施方式中，所述動作包括由半導體器件驅(qū)動器確定每個環(huán)路等待時間小于或等于半導體器件的特性芯片間等待時間。

12、在一些實施方式中，調(diào)整所述至少一對芯片中的第二芯片的本地計數(shù)器包括使本地計數(shù)器的值增加調(diào)整值。在一些實施方式中，調(diào)整值等于半導體器件的特性芯片間等待時間加上從所述對中的第一芯片到所述對中的第二芯片的傳輸?shù)牡谝粏蜗虻却龝r間。

13、在一些實施方式中，確定每對芯片之間的環(huán)路等待時間包括：對于每對芯片，計算與所述對芯片相關(guān)聯(lián)的第一相對單向等待時間和與所述對芯片相關(guān)聯(lián)的第二相對單向等待時間之間的差。

14、在一些實施方式中，確定從所述對中的第一芯片到所述對芯片中的第二芯片的傳輸?shù)牡谝粏蜗虻却龝r間包括將第一帶時間戳數(shù)據(jù)從第一芯片發(fā)送到第二芯片，以及基于第一帶時間戳數(shù)據(jù)確定所述對芯片之間的第一相對單向等待時間。在一些實施方式中，第一帶時間戳數(shù)據(jù)指示當?shù)谝粠r間戳數(shù)據(jù)被發(fā)送時第一芯片的本地計數(shù)器時間。在一些實施方式中，確定所述對芯片之間的第一相對單向等待時間包括：當?shù)诙酒邮盏降谝粠r間戳數(shù)據(jù)時，計算所述帶時間戳數(shù)據(jù)中指示的時間與第二芯片的本地計數(shù)器時間之間的差。

15、在一些實施方式中，所述多個芯片中的一個或多個芯片是被配置為執(zhí)行神經(jīng)網(wǎng)絡操作的專用集成電路(asic)芯片。

16、在第四總體方面，本說明書中描述的主題的創(chuàng)新方面能夠體現(xiàn)在一種用于在芯片之間發(fā)送數(shù)據(jù)的方法中，其包括在第一時間將數(shù)據(jù)從半導體器件的芯片的串聯(lián)環(huán)路布置中的第一芯片發(fā)送到相鄰的第二芯片的動作。所述動作包括將數(shù)據(jù)存儲在第二芯片處的緩沖器中。所述動作包括在第二時間從緩沖器釋放數(shù)據(jù)，其中，第一時間和第二時間之間的間隔基于芯片的串聯(lián)環(huán)路布置的特性芯片間等待時間。所述動作包括將數(shù)據(jù)從第二芯片發(fā)送到第三芯片，第三芯片在芯片的串聯(lián)環(huán)路布置中與第二芯片相鄰。該方面的其他實施方式包括對應的系統(tǒng)、裝置和計算機程序，其被配置為執(zhí)行在計算機存儲設備上編碼的方法的動作。

17、這些和其他實施方式能夠均可選地包括以下特征中的一個或多個。

18、在一些實施方式中，特性芯片間等待時間表示芯片的串聯(lián)環(huán)路布置中的兩個芯片之間的最大預期單向數(shù)據(jù)傳輸?shù)却龝r間。

19、在一些實施方式中，第二時間是第二芯片的操作調(diào)度的預調(diào)度時間。

20、在一些實施方式中，所述動作包括沿著內(nèi)部旁路路徑將數(shù)據(jù)從第二芯片的緩沖器傳遞到耦接到第三芯片的第二芯片的通信接口。

21、在一些實施方式中，第一、第二和第三芯片中的一個或多個是被配置為執(zhí)行神經(jīng)網(wǎng)絡操作的專用集成電路(asic)芯片。

22、各種實施方式提供了以下優(yōu)點中的一個或多個。例如，在一些實施方式中，本文描述的過程使芯片間通信的潛在數(shù)據(jù)到達時間的變化最小化。減少數(shù)據(jù)通信的變化可以允許在系統(tǒng)的芯片中使用較小的接收數(shù)據(jù)緩沖器。在一些實施方式中，本文描述的過程使芯片之間的數(shù)據(jù)傳輸操作是確定性的。例如，實施方式可以使得程序編譯器在計算接收芯片從輸入緩沖器訪問在特定時間從相鄰芯片發(fā)送到接收芯片的數(shù)據(jù)的本地計數(shù)器時間時使用恒定的(例如，確定性的)等待時間。

23、根據(jù)本公開的實施例提供了一種芯片間定時同步方法，包括：對于半導體器件的多個芯片中的每對芯片：確定從所述對芯片中的第一芯片到所述對芯片中的第二芯片的傳輸?shù)牡谝粏蜗虻却龝r間，以及確定從所述對芯片中的第二芯片到所述對芯片中的第一芯片的傳輸?shù)牡诙蜗虻却龝r間；在半導體器件驅(qū)動器處接收每對芯片的第一單向等待時間和第二單向等待時間；由半導體器件驅(qū)動器從每對芯片各自的第一單向等待時間和第二單向等待時間來確定每對芯片之間的環(huán)路等待時間；由半導體器件驅(qū)動器針對至少一對芯片，基于半導體器件的特性芯片間等待時間和所述至少一對芯片的第一單向等待時間來調(diào)整所述至少一對芯片中的第二芯片的本地計數(shù)器。

24、根據(jù)本公開的實施例提供了一種用于在芯片之間發(fā)送數(shù)據(jù)的方法，所述方法包括：在第一時間將數(shù)據(jù)從半導體器件的芯片的串聯(lián)環(huán)路布置中的第一芯片發(fā)送到相鄰的第二芯片；將數(shù)據(jù)存儲在第二芯片處的緩沖器中；在第二時間從緩沖器釋放數(shù)據(jù)，其中，第一時間和第二時間之間的間隔是基于芯片的串聯(lián)環(huán)路布置的特性芯片間等待時間；以及將數(shù)據(jù)從第二芯片發(fā)送到第三芯片，第三芯片在芯片的串聯(lián)環(huán)路布置中與第二芯片相鄰。

25、在附圖和以下描述中闡述了本發(fā)明的一個或多個實施例的細節(jié)。根據(jù)說明書、附圖和權(quán)利要求書，其他特征和優(yōu)點將是清楚的。