本技術(shù)屬于fpga，尤其涉及一種fpga綜合工具多路選擇器單元的邏輯化簡方法和裝置。

背景技術(shù)：

1、邏輯綜合是fpga?eda軟件設(shè)計(jì)流程中一個(gè)重要的步驟，它是將用戶輸入的行為級(jí)或寄存器傳輸級(jí)（rtl）的verilog/vhdl電路文件，轉(zhuǎn)化成由fpga基本邏輯單元如查找表（lut）和觸發(fā)器（ff）組成的網(wǎng)表文件。fpga邏輯綜合包含兩個(gè)階段：綜合和映射。綜合是將行為級(jí)或rtl的電路文件，轉(zhuǎn)化成由門電路組成的邏輯網(wǎng)表；映射是將門電路組成的邏輯網(wǎng)表，映射成由fpga基本邏輯單元組成的網(wǎng)表文件。

2、面積，即資源數(shù)量是fpga邏輯綜合工具的一個(gè)重要指標(biāo)。減少fpga邏輯綜合后的的資源數(shù)量，對提高fpga軟件的布通率和時(shí)序性能十分重要的作用。多路選擇器(mux)單元是fpga綜合網(wǎng)表中基礎(chǔ)的邏輯單元之一。對fpga復(fù)雜應(yīng)用電路綜合后的電路網(wǎng)表，通常包含大量的mux單元。許多mux單元是可以根據(jù)輸入信號(hào)和層次結(jié)構(gòu)進(jìn)行邏輯化簡。

3、因此，有必要對綜合工具進(jìn)行改進(jìn)，使得邏輯綜合工具可以對mux單元進(jìn)行有效的化簡，減少邏輯資源的消耗。

技術(shù)實(shí)現(xiàn)思路

1、本技術(shù)公開了一種fpga綜合工具多路選擇器單元的邏輯化簡方法和裝置，能夠快速且準(zhǔn)確地化簡多路選擇器單元，合并多路選擇器單元層次結(jié)構(gòu)中具有相同信號(hào)的分支，減少多路選擇器單元的數(shù)量。

2、本技術(shù)的其他目的和優(yōu)點(diǎn)可以從本技術(shù)所揭露的技術(shù)特征中得到進(jìn)一步的了解。

3、為達(dá)上述之一或部分或全部目的或其他目的，第一方面，本技術(shù)提供了一種fpga綜合工具多路選擇器單元的邏輯化簡方法，包括：遍歷電路網(wǎng)表中的邏輯單元，確定邏輯單元的類型，將邏輯單元c輸出信號(hào)到邏輯單元c的映射關(guān)系存儲(chǔ)至邏輯單元輸出信號(hào)映射集合內(nèi)，并將邏輯單元類型為多路選擇器的邏輯單元存儲(chǔ)到多路選擇器單元集合中；遍歷多路選擇器單元集合中的每個(gè)多路選擇器單元，根據(jù)每個(gè)多路選擇器單元的輸入信號(hào)，執(zhí)行基本邏輯化簡；合并多路選擇器單元單層級(jí)結(jié)構(gòu)中具有相同信號(hào)的分支以及合并多路選擇器單元層次結(jié)構(gòu)中左右兩個(gè)多路選擇器具有相同信號(hào)的分支。

4、在一種實(shí)現(xiàn)方式中，若多路選擇器單元的輸入a端信號(hào)、輸入b端信號(hào)以及輸入s端信號(hào)中一種或多種信號(hào)為常量信號(hào)，則對多路選擇器單元進(jìn)行基本邏輯化簡。

5、在一種實(shí)現(xiàn)方式中，多路選擇器單元基本邏輯化簡包括，若多路選擇器單元的輸入s端信號(hào)為常量信號(hào)0，則將多路選擇器單元的輸出信號(hào)用多路選擇器單元輸入a端信號(hào)代替，并刪除多路選擇器單元；若多路選擇器單元的輸入s端信號(hào)為常量信號(hào)1，則將多路選擇器單元的輸出信號(hào)用多路選擇器單元輸入b端信號(hào)代替，并刪除多路選擇器單元；若多路選擇器單元的輸入a端信號(hào)為常量信號(hào)0且多路選擇器單元的輸入b端信號(hào)為常量信號(hào)1，則將多路選擇器單元的輸出信號(hào)用多路選擇器單元輸入s端信號(hào)代替，并刪除多路選擇器單元；若多路選擇器單元的輸入a端信號(hào)為常量信號(hào)1且多路選擇器單元的輸入b端信號(hào)為常量信號(hào)0，則將多路選擇器單元的類型修改為not，并將多路選擇器單元的輸入a端信號(hào)用輸入s端信號(hào)代替；若多路選擇器單元的輸入a端信號(hào)為常量信號(hào)0且多路選擇器單元的輸入b端信號(hào)為常量信號(hào)0，則將多路選擇器單元的輸出信號(hào)用常量信號(hào)0代替，并刪除多路選擇器單元；若多路選擇器單元的輸入a端信號(hào)為常量信號(hào)1且多路選擇器單元的輸入b端信號(hào)為常量信號(hào)1，則將多路選擇器單元的輸出信號(hào)用常量信號(hào)1代替，并刪除多路選擇器單元；若多路選擇器單元的輸入a端信號(hào)為常量信號(hào)0，則將多路選擇器單元的類型修改為and，并將多路選擇器單元的輸入a端信號(hào)用輸入s端信號(hào)代替；若多路選擇器單元的輸入b端信號(hào)為常量信號(hào)1，則將多路選擇器單元的類型修改為or，并將多路選擇器單元的輸入b端信號(hào)用輸入s端信號(hào)代替；若多路選擇器單元的輸入a端信號(hào)和多路選擇器單元的輸入b端信號(hào)相同，則將多路選擇器單元的輸出信號(hào)用多路選擇器單元輸入a端信號(hào)代替，并刪除多路選擇器單元。

6、在一種實(shí)現(xiàn)方式中，合并多路選擇器單元單層級(jí)結(jié)構(gòu)中具有相同信號(hào)的分支，包括，從邏輯單元輸出信號(hào)映射集合中獲取輸出信號(hào)為多路選擇器單元輸入a端信號(hào)的邏輯單元c1，若邏輯單元c1的類型為多路選擇器，且邏輯單元c1的輸入b端信號(hào)與多路選擇器單元輸入b端信號(hào)相同，則新建一個(gè)or類型的邏輯單元or1，并用多路選擇器單元的輸入s端信號(hào)和邏輯單元c1的輸入s端信號(hào)作為邏輯單元or1的輸入信號(hào)；將多路選擇器單元的輸入s端信號(hào)用邏輯單元or1的輸出信號(hào)代替，將多路選擇器單元的輸入a端信號(hào)用邏輯單元c1的輸入a端信號(hào)代替。

7、在一種實(shí)現(xiàn)方式中，方法還包括，從邏輯單元輸出信號(hào)映射集合中獲取輸出信號(hào)為多路選擇器單元輸入a端信號(hào)的邏輯單元c1，若邏輯單元c1的類型為多路選擇器，且邏輯單元c1的輸入a端信號(hào)與多路選擇器單元的輸入b端信號(hào)相同，則新建一個(gè)or類型的邏輯單元or1，并用多路選擇器單元的輸入s端信號(hào)和邏輯單元c1的輸入s端信號(hào)的取反信號(hào)作為邏輯單元or1的輸入信號(hào)；將多路選擇器單元的輸入s端信號(hào)用邏輯單元or1的輸出信號(hào)代替，將多路選擇器單元的輸入a端信號(hào)用邏輯單元c1的輸入b端信號(hào)代替。

8、在一種實(shí)現(xiàn)方式中，方法還包括，從邏輯單元輸出信號(hào)映射集合中獲取輸出信號(hào)為多路選擇器單元輸入b端信號(hào)的邏輯單元c2，若邏輯單元c2的類型為多路選擇器，且邏輯單元c2的輸入a端信號(hào)與多路選擇器單元輸入a端信號(hào)相同，則新建一個(gè)and類型的邏輯單元and1，并用多路選擇器單元的輸入s端信號(hào)和邏輯單元c2的輸入s端信號(hào)作為邏輯單元and1的輸入信號(hào)；將多路選擇器單元的輸入s端信號(hào)用邏輯單元and1的輸出信號(hào)代替，將多路選擇器單元的輸入b端信號(hào)用邏輯單元c2的輸入b端信號(hào)代替。

9、在一種實(shí)現(xiàn)方式中，方法還包括，從邏輯單元輸出信號(hào)映射集合中獲取輸出信號(hào)為多路選擇器單元輸入b端信號(hào)的邏輯單元c2，若邏輯單元c2的類型為多路選擇器，且邏輯單元c2的輸入b端信號(hào)和多路選擇器單元輸入a端信號(hào)相同，則新建一個(gè)and類型的邏輯單元and1，并用多路選擇器單元的輸入s端信號(hào)和邏輯單元c2的輸入s端信號(hào)的取反信號(hào)作為邏輯單元and1的輸入信號(hào)；將多路選擇器單元的輸入s端信號(hào)用邏輯單元and1的輸出信號(hào)代替，將多路選擇器單元的輸入b端信號(hào)用邏輯單元c2的輸入a端信號(hào)代替。

10、在一種實(shí)現(xiàn)方式中，合并多路選擇器單元層次結(jié)構(gòu)中左右兩個(gè)多路選擇器具有相同信號(hào)的分支，包括，從邏輯單元輸出信號(hào)映射集合中獲取輸出信號(hào)與多路選擇器單元c的輸入a端信號(hào)相同的邏輯單元c1，以及輸出信號(hào)與多路選擇器單元c的輸入b端信號(hào)相同的邏輯單元c2；若邏輯單元c1和邏輯單元c2的類型都為多路選擇器，且邏輯單元c1和邏輯單元c2具有至少兩個(gè)相同信號(hào)的分支，則合并邏輯單元c1和邏輯單元c2相同信號(hào)的分支。

11、在一種實(shí)現(xiàn)方式中，方法還包括，若邏輯單元c1的輸入s端信號(hào)和邏輯單元c2的輸入s端信號(hào)相同，且邏輯單元c1的輸入a端信號(hào)和邏輯單元c2的輸入a端信號(hào)相同，則將多路選擇器單元c的輸入s端信號(hào)用邏輯單元c1的輸入s端信號(hào)代替，并將多路選擇器單元的輸入a端信號(hào)用邏輯單元c1的輸入a端信號(hào)代替；新建一個(gè)多路選擇器單元c3，將多路選擇器單元c3的輸入s端信號(hào)用多路選擇器單元c的輸入s端信號(hào)代替，將多路選擇器單元c3的輸入a端信號(hào)用邏輯單元c1的輸入b端信號(hào)代替，將多路選擇器單元c3的輸入b端信號(hào)用邏輯單元c2的輸入b端信號(hào)代替，并將多路選擇器單元c的輸入b端信號(hào)修改為多路選擇器單元c3的輸出信號(hào)。

12、在一種實(shí)現(xiàn)方式中，方法還包括，若邏輯單元c1的輸入s端信號(hào)和邏輯單元c2的輸入s端信號(hào)相同，且邏輯單元c1的輸入b端信號(hào)和邏輯單元c2的輸入b端信號(hào)相同，則將多路選擇器單元c的輸入s端信號(hào)用邏輯單元c1的輸入s端信號(hào)代替，并將多路選擇器單元的輸入b端信號(hào)用邏輯單元c1的輸入b端信號(hào)代替；新建一個(gè)多路選擇器單元c3，將多路選擇器單元c3的輸入s端信號(hào)用多路選擇器單元c的輸入s端信號(hào)代替，將多路選擇器單元c3的輸入a端信號(hào)用邏輯單元c1的輸入a端信號(hào)代替，將多路選擇器單元c3的輸入b端信號(hào)用邏輯單元c2的輸入a端信號(hào)代替，并將多路選擇器單元c的輸入a端信號(hào)修改為多路選擇器單元c3的輸出信號(hào)。

13、第二方面，本技術(shù)提供了一種fpga綜合工具多路選擇器單元的邏輯化簡裝置，裝置包括：獲取模塊，用于遍歷電路網(wǎng)表中的邏輯單元，確定邏輯單元的類型，將邏輯單元c輸出信號(hào)到邏輯單元c的映射關(guān)系存儲(chǔ)至邏輯單元輸出信號(hào)映射集合內(nèi)，并將邏輯單元類型為多路選擇器的邏輯單元存儲(chǔ)到多路選擇器單元集合中；邏輯化簡模塊，用于遍歷多路選擇器單元集合中的每個(gè)多路選擇器單元，根據(jù)每個(gè)多路選擇器單元的輸入信號(hào)，執(zhí)行基本邏輯化簡；合并模塊，用于合并多路選擇器單層級(jí)結(jié)構(gòu)中具有相同信號(hào)的分支以及合并多路選擇器單元層次結(jié)構(gòu)中左右兩個(gè)多路選擇器具有相同信號(hào)的分支。

14、第三方面，本技術(shù)提供了一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中存儲(chǔ)有程序代碼，程序代碼被處理器調(diào)用執(zhí)行第一方面任一項(xiàng)的fpga綜合工具多路選擇器單元的邏輯化簡方法。

15、第四方面，本技術(shù)還提供了一種電子設(shè)備，包括一個(gè)或多個(gè)處理器；存儲(chǔ)器；一個(gè)或多個(gè)應(yīng)用程序，其中一個(gè)或多個(gè)應(yīng)用程序被存儲(chǔ)在存儲(chǔ)器中并被配置為由一個(gè)或多個(gè)處理器執(zhí)行，一個(gè)或多個(gè)應(yīng)用程序配置用于執(zhí)行如第一方面任一項(xiàng)的fpga綜合工具多路選擇器單元的邏輯化簡方法。

16、上述fpga綜合工具多路選擇器單元的邏輯化簡方法和裝置，通過快速且準(zhǔn)確地化簡多路選擇器單元單層級(jí)結(jié)構(gòu)中具有相同信號(hào)的分支，合并嵌套多路選擇器單元層次結(jié)構(gòu)中左右兩個(gè)多路選擇器具有相同信號(hào)的分支，減少了電路網(wǎng)表中多路選擇器單元的數(shù)量，從而減少了邏輯綜合后電路網(wǎng)表的面積。

17、為讓本技術(shù)的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施例，并配合附圖，作詳細(xì)說明如下。