集成電路之間具有不對稱電壓擺動(dòng)的接口的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的實(shí)施例總地涉及電子器件領(lǐng)域，更具體地涉及集成電路之間具有不對稱 電壓擺動(dòng)的接口。
[0002] 背景
[0003] 為了提供包括計(jì)算器件的電子器件的高效和有效操作，需要設(shè)計(jì)諸如計(jì)算機(jī)存儲(chǔ) 器之類的電路以提供高性能但不造成額外的功率汲取。
[0004] 具體地說，功率高效的、高速鏈路設(shè)計(jì)是接口應(yīng)用的高數(shù)據(jù)率芯片至芯片互連中 的關(guān)鍵要素。影響鏈路設(shè)計(jì)的問題包括高性能通信和計(jì)算、集成電路技術(shù)以及集成電路之 間的電連接，例如控制器和計(jì)算機(jī)存儲(chǔ)器之間的電連接。
[0005] 半導(dǎo)體技術(shù)的進(jìn)步已緩解了某些電路局限性，包括使得例如數(shù)字計(jì)算能力和存儲(chǔ) 器容量在計(jì)算機(jī)存儲(chǔ)器設(shè)計(jì)不那么關(guān)鍵和局限。然而，集成電路之間的電接口仍然是重要 的。例如，控制器和存儲(chǔ)器元件之間的電接口仍然是存儲(chǔ)器性能的一個(gè)顯著局限因素。
[0006] 附圖簡述
[0007] 本發(fā)明的實(shí)施方式在各附圖中是作為實(shí)施例而非作為限制示出的，在附圖中相同 的附圖標(biāo)記指代相同的元件。
[0008] 圖IA示出在連接的集成電路之間具有帶不對稱電壓擺動(dòng)的單向I/O接口的裝置 或系統(tǒng)的實(shí)施例；
[0009] 圖IB示出在連接的集成電路之間具有帶不對稱電壓擺動(dòng)的雙向I/O接口的裝置 或系統(tǒng)的實(shí)施例；
[0010] 圖2A是簡化的分壓單端驅(qū)動(dòng)器的示圖；
[0011] 圖2B示出用于功率分析的驅(qū)動(dòng)器和接收機(jī)結(jié)構(gòu)；
[0012] 圖3示出因變于不同擺動(dòng)條件的電壓擺動(dòng)的平均功率；
[0013] 圖4A是示出發(fā)射機(jī)驅(qū)動(dòng)器輸出的時(shí)域表示的曲線圖；
[0014] 圖4B是示出電源上的瞬時(shí)功率消耗隨時(shí)間的曲線圖；
[0015] 圖4C示出包括平均高、平均低和平均電壓擺動(dòng)參數(shù)的眼圖；
[0016] 圖4D示出具有用DC高值和DC低值定義峰值高、峰值低電壓的輸出信號(hào)的時(shí)域波 形；
[0017] 圖5A示出具有對稱擺動(dòng)的存儲(chǔ)器接口；
[0018] 圖5B示出具有不對稱電壓擺動(dòng)的存儲(chǔ)器接口的實(shí)施例；
[0019] 圖6是示出具有不對稱電壓擺動(dòng)操作的存儲(chǔ)器操作過程的實(shí)施例的流程圖；以及 [0020] 圖7是包括具有不對稱電壓擺動(dòng)的存儲(chǔ)器的裝置或系統(tǒng)的示圖。
[0021] 概述
[0022] 本發(fā)明的實(shí)施例總地涉及集成電路之間具有不對稱電壓擺動(dòng)的接口。
[0023] 在本發(fā)明的第一方面，裝置的一個(gè)實(shí)施例包括：具有第一發(fā)射機(jī)和第一接收機(jī)的 第一集成電路；具有第二發(fā)射機(jī)和第二接收機(jī)的第二集成電路以及包括將第一發(fā)射機(jī)與第 二接收機(jī)鏈接和將第一接收機(jī)與第二發(fā)射機(jī)鏈接的通信信道的接口，其中通信信道是單信 道或雙信道中的一者。第一發(fā)射機(jī)工作以發(fā)送第一信號(hào)而第二發(fā)射機(jī)工作以發(fā)射第二信 號(hào)，第一信號(hào)的第一平均電壓擺動(dòng)與第二信號(hào)的第二平均電壓擺動(dòng)不對稱。
[0024] 在本發(fā)明的第二方面，方法的一個(gè)實(shí)施例包括：建立用于從第一集成電路至第二 集成電路的傳輸?shù)牡谝浑妷簲[動(dòng)，該第一集成電路包括第一發(fā)射機(jī)和第一接收機(jī)，該第二 集成電路包括第二發(fā)射機(jī)和第二接收機(jī)；建立用于從第二集成電路至第一集成電路的傳輸 的第二電壓擺動(dòng)；使用該第一電壓擺動(dòng)將第一信號(hào)從第一發(fā)射機(jī)發(fā)送至第二接收機(jī)；以及 使用該第二電壓擺動(dòng)將第二信號(hào)從第二發(fā)射機(jī)發(fā)送至第一接收機(jī)，其中第一電壓擺動(dòng)和第 二電壓擺動(dòng)不對稱。
[0025] 詳細(xì)描述
[0026] 本發(fā)明的實(shí)施例總地涉及具有不對稱電壓擺動(dòng)的集成電路之間的接口。
[0027] 在一些實(shí)施例中，存儲(chǔ)器接口利用控制器發(fā)射機(jī)和存儲(chǔ)器發(fā)射機(jī)處的不對稱電壓 擺動(dòng)。在一些實(shí)施例中，相比從存儲(chǔ)器至控制器建立的電壓擺動(dòng)，對于從控制器至存儲(chǔ)器的 發(fā)送建立較大的電壓擺動(dòng)。
[0028] 諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM)之類的器件通常比它們在存儲(chǔ)器接口的控制器 中的對應(yīng)物更慢（可能慢上兩個(gè)數(shù)量級(jí)），因?yàn)镈RAM工藝中晶體管具有比它們在控制器 中的對應(yīng)物更大的閾值電壓這個(gè)事實(shí)。另外，在DRAM工藝中只有下金屬層（lower metal layer)可用這一事實(shí)意味著會(huì)引入更多寄生電容和電阻，這因此使得存儲(chǔ)器中的布線和設(shè) 計(jì)工藝相比在控制器中更為復(fù)雜和更慢。
[0029] 在一些實(shí)施例中，采用不對稱擺動(dòng)存儲(chǔ)器接口來解決關(guān)于控制器和存儲(chǔ)器之間接 口的問題。在一些實(shí)施例中，在不對稱擺動(dòng)架構(gòu)中，控制器電路負(fù)責(zé)均衡、檢測和定時(shí)職責(zé) 中的大部分。由于控制器中的器件一般具有比存儲(chǔ)器更高的轉(zhuǎn)變頻率和更低的閾值電壓， 因此責(zé)任被置于控制器中，其結(jié)果使得控制器中的模擬和數(shù)字設(shè)計(jì)相比DRAM更為功率高 效。
[0030] 對于高速通信鏈路的CMOS電路的分析表明CMOS技術(shù)性能度量可直接影響鏈路特 性。低劣的CMOS工藝將顯著地在接收機(jī)靈敏度中表現(xiàn)出來。在一些實(shí)施例中，在下游（控 制器至DRAM)比特流中，為了滿足鏈路BER(誤碼率）性能并補(bǔ)償受損的接收機(jī)靈敏度，接 口的存儲(chǔ)器側(cè)的接收機(jī)處的信噪比（SNR)可被增加，其中較高的SNR可通過增大發(fā)射機(jī)側(cè) 的信號(hào)擺動(dòng)來提供。相同類型的因素在上行鏈路（DRAM至控制器）比特流中也有爭議，其 中接收機(jī)靈敏度可通過利用較高質(zhì)量的CMOS工藝來改進(jìn)。在一些實(shí)施例中，為了功率效率 目的，控制器的接收機(jī)靈敏度允許降低DRAM發(fā)射機(jī)驅(qū)動(dòng)器信號(hào)擺動(dòng)。
[0031] 在一些實(shí)施例中，封裝技術(shù)在器件之間可以不同，例如在控制器和存儲(chǔ)器之間，即 具有第一封裝技術(shù)的控制器和具有第二封裝技術(shù)的存儲(chǔ)器。在一些實(shí)施例中，控制器可包 括具有例如倒裝芯片封裝的SoC (芯片上系統(tǒng)）和具有例如線接合的DRAM，其中SoC的封裝 技術(shù)允許比DRAM更低的信號(hào)電壓操作。DRAM可包括比SoC更高的電感、電容和電阻，由此 具有在封裝中具有更多損失和ISI (干擾切換輸入）影響并需要更高的接收信號(hào)電壓。當(dāng) 使用較低擺動(dòng)信號(hào)發(fā)送時(shí)，DRAM發(fā)射機(jī)能減少DRAM封裝中SSO (同時(shí)切換輸出）的影響并 在SoC接收機(jī)處提供更好的信號(hào)發(fā)送。
[0032] 在一些實(shí)施例中，為了利用控制器中相比DRAM更快的技術(shù)和更低的閾值電壓，可 將控制器發(fā)射機(jī)驅(qū)動(dòng)器的輸出側(cè)的信號(hào)擺動(dòng)選擇成高于在DRAM側(cè)在發(fā)射機(jī)輸出處的信號(hào) 擺動(dòng)，所述DRAM側(cè)通常具有較慢的技術(shù)和較高的Vth(閾值電壓）電壓值。在一些實(shí)施例 中，可利用從控制器至存儲(chǔ)器的電壓擺動(dòng)的增加和從存儲(chǔ)器至控制器的電壓擺動(dòng)的減小來 改善性能并同時(shí)可能降低總功耗。
[0033] 在一些實(shí)施例中，控制器和存儲(chǔ)器之間的供電電壓差異可實(shí)現(xiàn)不對稱電壓擺動(dòng)操 作以改善總功率耗散。在一個(gè)例子中，DRAM的供電電壓可以是1. 2伏并且SoC的供電電壓 可以是〇. 9伏，并且在鏈路兩側(cè)上的終接狀況下在SoC和DRAM處具有類似的擺動(dòng)，這將導(dǎo) 致在DRAM側(cè)相比SoC側(cè)有大約（1.2/0. 9) =1.3倍的更多功率。如果考慮耗散掉的動(dòng)態(tài) 功率，這種差異甚至更大。在一些實(shí)施例中，通過其中在SoC發(fā)射機(jī)上相比DRAM發(fā)射機(jī)具 有較大的信號(hào)擺動(dòng)的不對稱擺動(dòng)，鏈路的總功率耗散得以減小。
[0034] 圖IA示出在連接的集成電路之間具有帶非對稱電壓擺動(dòng)的單向I/O接口的裝置 或系統(tǒng)的實(shí)施例。裝置或系統(tǒng)可包括例如具有在存儲(chǔ)器控制器110和DRAM存儲(chǔ)器130之 間的I/O接口的存儲(chǔ)器器件100。在圖示的存儲(chǔ)器器件100中，控制器110與DRAM 130耦 合，其中控制器110的發(fā)射機(jī)（TX) 112經(jīng)由存儲(chǔ)器I/O接口的雙通信信道的第一單向信道 122與DRAM 110的接收機(jī)（RX) 132耦合，而DRAM 130的發(fā)射機(jī)134經(jīng)由雙通信信道的第二 單向信道124與控制器110的接收機(jī)114耦合。在一些實(shí)施例中，包括第一信道122和第 二信道124的接口在不同的實(shí)施方式中可以不同，并可包括例如單端信道或差分信道以及 單向信道或雙向信道。在一些實(shí)施例中，控制器110是諸如芯片上系統(tǒng)（SoC)之類的器件， 其相比存儲(chǔ)器130具有更快的性能和能夠忍受較低信號(hào)電壓的更大靈敏度，而存儲(chǔ)器130 是相比控制器需要更高信號(hào)電壓的DRAM。在一些實(shí)施例中，信號(hào)編碼可包括不歸零編碼， 其中每個(gè)二進(jìn)制信號(hào)具有非零電位，例如由正電壓表示的"1"，以及由負(fù)電壓表示的"0"信 號(hào)。
[0035] 在該示圖中，控制器110提供將通過信道122傳輸?shù)摹⒕哂斜槐硎緸棣?V峰-峰擺 動(dòng)的特定電壓擺動(dòng)的信號(hào)140,并在DRAM 130的接收機(jī)132處提供由信道122衰減的信號(hào) 142。在DRAM端處，DRAM的發(fā)射機(jī)134通過第二信道124發(fā)送具有Vpp (峰-峰）的信號(hào) 144,而通過信道衰減的信號(hào)146在控制器110的接收機(jī)114處被接收。
[0036] 在一些實(shí)施例中，從控制器110至DRAM 130的信號(hào)傳輸?shù)碾妷簲[動(dòng)α V不等于從 DRAM 130至控制器110的信號(hào)傳輸?shù)碾妷簲[動(dòng)V。在一些實(shí)施例中，α >1.0,由此相比從 存儲(chǔ)器至控制器的電壓擺動(dòng)提供從控制器至存儲(chǔ)器的更大電壓擺動(dòng)。
[0037] 圖IB示出在連接的集成電路之間具有帶非對稱電壓擺動(dòng)的雙向I/O接口的裝置 或系統(tǒng)的實(shí)施例。在圖IB所示的實(shí)施例中，存儲(chǔ)器器件150包括與DRAM 180耦合的控制器 160,其中控制器160的發(fā)射機(jī)162耦合至存儲(chǔ)器I/O接口的