具有高速調(diào)試訪問端口的集成電路的制作方法
【專利說明】具有高速調(diào)試訪問端口的集成電路
[0001]本申請要求2013年11月22日提交的美國專利申請14/087,690的優(yōu)先權(quán)，其全部內(nèi)容通過引用并入本文。
【背景技術(shù)】
[0002]可編程集成電路器件(諸如現(xiàn)場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD))可被加載或配置有用戶設(shè)計以執(zhí)行各種功能中的任一種。通常，電路設(shè)計者或設(shè)計工程師使用電子設(shè)計自動化(EDA)工具，以便為集成電路器件創(chuàng)建電路設(shè)計(通常被稱為用戶設(shè)計)。
[0003]當設(shè)計電路時，電路設(shè)計者或設(shè)計工程師可使用EDA工具調(diào)試他們的設(shè)計。作為示例，EDA工具可自動地將調(diào)試電路系統(tǒng)插入用戶設(shè)計中。當用戶設(shè)計與所插入的調(diào)試電路系統(tǒng)一起被編譯時，用戶可經(jīng)由集成電路器件上可用的聯(lián)合測試行動組(JTAG)端口，執(zhí)行設(shè)計的調(diào)試操作。
[0004]除了使用JTAG端口以外，可經(jīng)由其他接口(諸如外設(shè)部件互連高速(PCIe)接口標準)調(diào)試集成電路。然而，用戶或電路設(shè)計者可能需要包括特定調(diào)試通訊電路系統(tǒng)，諸如多路復用電路和解多路復用電路，以便允許PCIe接口用于調(diào)試目的。
[0005]此外，用戶可能需要在PCIe器件的地址空間內(nèi)留出地址，以用于其調(diào)試邏輯。這可包括將附加基地址寄存器(BAR)添加到用戶的PCIe功能或者擴展用戶現(xiàn)有BAR中的其中一個的大小。如此，盡管與典型的JTAG接口相比，PCIe接口可允許相對較快的調(diào)試訪問，但是需要對用戶設(shè)計進行很多修改，以使PCIe接口用于調(diào)試用戶設(shè)計。

【發(fā)明內(nèi)容】

[0006]公開了用于經(jīng)由諸如外設(shè)部件互連高速(PCIe)接口的高速接口來調(diào)試用戶設(shè)計的技術(shù)和電路系統(tǒng)。本發(fā)明的實施例包括在不修改用戶的基礎(chǔ)寄存器傳輸級(RTL)設(shè)計的情況下，將調(diào)試連接件插入用戶設(shè)計中的方法。
[0007]應(yīng)當理解的是，能夠通過許多方式(諸如過程、裝置、系統(tǒng)、器件或計算機可讀媒介)實施本發(fā)明。下面描述本發(fā)明的若干創(chuàng)造性實施例。
[0008]一種具有高速調(diào)試訪問端口的集成電路包括接口電路系統(tǒng)，其具有從外部電路系統(tǒng)接收數(shù)據(jù)包的功能電路塊。作為一個示例，接口電路系統(tǒng)可包括用于PCIe接口的電路系統(tǒng)。接口電路系統(tǒng)進一步包括耦合到功能電路塊的專用調(diào)試端口。專用調(diào)試端口將所接收的數(shù)據(jù)包傳輸?shù)郊呻娐飞系恼{(diào)試電路系統(tǒng)。
[0009]用于利用電子設(shè)計自動化(EDA)工具在集成電路中提供調(diào)試能力的一種方法包括在集成電路上的高速串行接口電路中提供專用調(diào)試端口。該方法進一步包括提供功能塊，以訪問高速串行接口電路中的專用調(diào)試端口。編譯具有調(diào)試電路系統(tǒng)的用戶設(shè)計，以形成從用戶設(shè)計中的調(diào)試電路系統(tǒng)到專用調(diào)試端口的調(diào)試路徑。
[0010]操作集成電路的一種方法包括在高速串行接口電路中的專用調(diào)試功能電路塊處接收來自外部電路系統(tǒng)的調(diào)試信號。將調(diào)試信號傳輸?shù)礁咚俅薪涌陔娐分械膶Ｓ谜{(diào)試端口。因此，經(jīng)由高速串行接口電路中的專用調(diào)試端口將調(diào)試信號傳輸?shù)郊呻娐飞系恼{(diào)試電路系統(tǒng)。在其中一個實施例中，可以通過直接存儲器存取(DMA)控制器電路傳輸調(diào)試信號。
【附圖說明】
[0011]圖1為根據(jù)本發(fā)明實施例的集成電路的簡化框圖。
[0012]圖2示出根據(jù)本發(fā)明的實施例的使用EDA工具為IC創(chuàng)建及編譯電路設(shè)計的示例性方法。
[0013]圖3示出根據(jù)本發(fā)明的實施例的具有調(diào)試電路系統(tǒng)和接口電路系統(tǒng)的示例性集成電路，其中接電路系統(tǒng)具有專用調(diào)試端口。
[0014]圖4為示例性方框圖，其示出根據(jù)本發(fā)明的實施例的具有耦合到集成電路器件的軟件驅(qū)動器和應(yīng)用程序的主機系統(tǒng)。
[0015]圖5示出根據(jù)本發(fā)明的實施例的不具有專用調(diào)試功能的外設(shè)部件互連高速(PCIe)接口電路。
[0016]圖6示出根據(jù)本發(fā)明的實施例的PCIe接口電路系統(tǒng)，其耦合到具有直接存儲器存取(DMA)電路的邏輯塊。
【具體實施方式】
[0017]本文提供的實施例包括調(diào)試集成電路設(shè)計的技術(shù)。
[0018]然而，對本領(lǐng)域技術(shù)人員將明顯的是，可在沒有這些具體細節(jié)中的一些或全部的情況下實踐本發(fā)明的示例性實施例。在其他實例中，沒有詳細描述已知的操作，以免不必要地使本實施例晦澀。
[0019]IC器件(諸如現(xiàn)場可編程門陣列(FPGA)器件或?qū)Ｓ眉呻娐?ASIC)器件)通常包括(除其他之外)存儲器模塊、邏輯塊、時鐘發(fā)生電路系統(tǒng)以及輸入-輸出元件。圖1意為示例性的且不是限制性的，其示出IC 100的簡化框圖。IC 100包括核心邏輯區(qū)域115和輸入-輸出元件110。應(yīng)當理解的是，如IC 100的單個器件能夠潛在地支持各種不同接口，并且每個單獨的輸入-輸出組110能夠支持具有不同的接口或協(xié)議(諸如外設(shè)部件互連高速(PCIe)協(xié)議)的不同輸入-輸出標準。
[0020]用于時鐘發(fā)生和時序的其他電路(諸如鎖相環(huán)(PLL) 125)也可位于核心邏輯區(qū)域115外部(例如，在IC 100的角落處或與輸入-輸出元件110鄰近)。集成電路(IC)器件通常使用時鐘信號以使器件中的不同電路元件同步。如此，IC 100可包括時鐘網(wǎng)絡(luò)(未示出)，其可用于將時鐘信號從時鐘電路(例如，PLL 125)傳輸?shù)絀C 100的各個部件。
[0021]可將輸入-輸出元件110處從外部電路系統(tǒng)接收到的信號從輸入-輸出元件110路由到核心邏輯區(qū)域115、PLL 125或IC 100上的其他邏輯塊(未示出)。核心邏輯區(qū)域115 (或更具體地，核心邏輯區(qū)域115內(nèi)的邏輯元件(LE) 117或核心寄存器)可基于所接收的信號執(zhí)行功能。因此，可將信號從核心邏輯區(qū)域115和IC 100的其他相關(guān)邏輯塊發(fā)送到其他外部電路系統(tǒng)或部件，其中該外部電路系統(tǒng)或部件通過輸入-輸出元件110可連接到IC 100。
[0022]如圖1所示，核心邏輯區(qū)域115可填充有邏輯單元，該邏輯單元可以包括除了其他電路以外的LE 117或核心寄存器。LE可進一步包括基于查找表的邏輯區(qū)域并可被分組為“邏輯陣列塊”(LAB)。LE以及LE或LAB的組能夠經(jīng)配置以執(zhí)行用戶或電路設(shè)計者所需的邏輯功能。
[0023]作為一個示例，電路設(shè)計者可設(shè)計執(zhí)行具體邏輯功能的電路。通常，電路設(shè)計者可在設(shè)計電路時使用電子設(shè)計自動化(EDA)工具。利用典型EDA工具可以在若干步驟中完成設(shè)計在IC器件(諸如IC 100)上實施的電路的過程。EDA工具因此可產(chǎn)生輸出文件(例如，配置文件)，其然后用于配置具有用戶設(shè)計的IC器件。可選地，EDA工具還可產(chǎn)生輸出文件(例如，二進制文件)，以便(基于用戶設(shè)計)生成IC器件的掩模。作為設(shè)計流程的部分，EDA工具可因此插入允許電路設(shè)計者調(diào)試電路設(shè)計的調(diào)試電路系統(tǒng)。在調(diào)試電路設(shè)計之后，(如果需要)電路設(shè)計者可在將更新的電路設(shè)計裝載到IC器件之前，對所更新的電路設(shè)計作出調(diào)整。
[0024]圖2示出根據(jù)本發(fā)明的實施例的使用EDA工具為IC器件創(chuàng)建和編譯電路設(shè)計的示例性步驟。應(yīng)當注意的是，EDA工具可以包括調(diào)試工具，其中用戶可使用該調(diào)試工具驗證電路設(shè)計。因此，利用用戶的電路設(shè)計可以編譯調(diào)試工具所包括的調(diào)試邏輯，并且將其下載到IC器件用于分析。
[0025]通常，電路設(shè)計者或工程師可創(chuàng)建在硬件描述語言(HDL)文件205中體現(xiàn)的電路設(shè)計。如所提及的，可將調(diào)試邏輯或調(diào)試文件208插入設(shè)計中。在綜合步驟210期間，通過EDA工具可以綜合HDL文件205以及調(diào)試文件208。例如，在步驟210處執(zhí)行的綜合操作可將HDL文件205和調(diào)試文件208中所體現(xiàn)的電路設(shè)計翻譯成邏輯門基元的離散網(wǎng)表。然后，在步驟220的放置和路由操作期間，將電路設(shè)計中所綜合的邏輯門放置并路由到目標IC器件上。通常，可添加線網(wǎng)以連接邏輯門和目標IC器件上的其他部件，從而在步驟220的放置和路由操作期間路由電路設(shè)計中的信號。
[0026]在放置和路由操作之后，在步驟230可以執(zhí)行時序分析操作。應(yīng)當理解的是，時序分析操作可計算電路設(shè)計中不同路徑的延遲以及總電路設(shè)計的時序約束。然后在步驟240的匯編操作期間可以生成二進制配置文件245。二進制配置文件245包含電路設(shè)計的描述，并可用于在步驟260的配置操作期間對IC器件100編程(例如，將二進制配置文件245的內(nèi)容下載到IC器件100)。
[0027]在其中一個實施例中，在將二進制配置文件245的內(nèi)容下載到IC器件之后，可在步驟265調(diào)試IC 100，以確保滿足用戶的所需功能以及正確地操作電路設(shè)計。在其中一個實施例中，主機系統(tǒng)(例如，計算機系統(tǒng))可經(jīng)由PCIe總線建立與IC器件調(diào)試連接。如果所編譯的設(shè)計滿足用戶的所需功能，則在該階段完成電路設(shè)計過程。否則，用戶可修改或更新HDL文件205，并且可重新編譯所更新的電路設(shè)計，并且可重復步驟210-265，直到實現(xiàn)所需功能(例如，當糾正了電路設(shè)計中的現(xiàn)有錯誤時)。
[0028]圖3示出根據(jù)本發(fā)明的實施例的具有調(diào)試電路系統(tǒng)和接口電路系統(tǒng)的示例性IC300，其中接口電路系統(tǒng)具有專用調(diào)試端口。應(yīng)當注意的是，IC 300為簡化框圖，其示出在電路設(shè)計中可存在的某些電路塊以及在電路塊和專用調(diào)試端口之間形成的連接，以允許到這些電路塊中的一些的用戶調(diào)試訪問。
[0029]如圖3所示，IC 300包括聯(lián)合測試行動組(JTAG)接口 305。JTAG接口電路系統(tǒng)305可以包括控制器電路(未示出)以及可用于連接到IC 300上的用戶定義電路的JTAG樞紐307。由于IC 300中的不同電路或元件可能需要經(jīng)由JTAG接口 305通信，因此JTAG樞紐307為仲裁電路(例如，多路復用電路)，其處理信號從不同電路到JTAG接口電路系統(tǒng)305的傳輸。如已知的，JTAG接口可將IC器件(諸如IC 300)連接到主機計算機系統(tǒng)，并且其廣泛地用于調(diào)