可編程器件配置系統(tǒng)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信領(lǐng)域，尤其涉及一種可編程器件配置及方法。
【背景技術(shù)】
[0002]目前，隨著數(shù)字通信協(xié)議的增多，可編程器件如現(xiàn)場可編程門陣列(Field—Programmable Gate Array，F(xiàn)PGA)器件及復雜可編程邏輯(Complex Programmable LogicDevice,CPLD)器件的應(yīng)用也越來越廣泛，由于可編程器件靈活可編程性的軟件特性與快速升級構(gòu)架能力的硬件特性，可編程器件遠程更新升級能力及可編程器件的下載速度較為關(guān)鍵。
[0003]然而，可編程器件的更新升級通常采用JTAG電纜下載或者仿真JTAG時序模式下載，速度相對較慢，而且可編程器件的更新升級一般都會在上電初始化后進行，因此可編程器件的配置設(shè)備上電初始化處理速度較慢，從而導致設(shè)備啟動初始化等待時間比較長，配置速度相對也較慢。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提供一種能提高可編程器件的更新升級速度的可編程器件配置系統(tǒng)及方法。
[0005]一種可編程器件配置系統(tǒng)，其用于實現(xiàn)可編程器件的配置，所述可編程器件配置系統(tǒng)包括一個控制模塊、一個現(xiàn)場可編程門陣列(Field — Programmable Gate Array,FPGA)器件、一個復雜可編程邏輯(Complex Programmable Logic Device,CPLD)器件及一個存儲單元。所述存儲單元中存儲相應(yīng)的FPGA程序版本信息及CPLD程序版本信息，在所述可編程器件配置系統(tǒng)上電后所述控制模塊分別對所述FPGA器件及所述CPLD器件進行初始化且所述控制模塊通過所述CPLD器件對所述存儲單元進行初始化，在初始化正常后所述控制模塊比對所述FPGA器件中的FPGA程序版本信息及所述CPLD器件中的CPLD程序的版本信息分別與所述存儲單元內(nèi)存儲的所述FPGA程序版本信息及所述CPLD程序版本信息是否相同對并根據(jù)比對結(jié)果是否相同來確定是否更新所述FPGA器件中的FPGA程序及所述CPLD器件中的CPLD程序。
[0006]一種可編程器件配置方法，其用于實現(xiàn)現(xiàn)場可編程門陣列器件(Field -Programmable Gate Array，F(xiàn)PGA)及復雜可編程邏輯器件(Complex Programmable LogicDevice, CPLD)的配置，所述可編程器件配置方法包括以下步驟:
[0007]上電初始化；
[0008]初始化正常后比對所述FPGA器件中的FPGA程序版本信息與已存儲的FPGA程序版本信息是否相同；
[0009]初始化正常后比對所述CPLD器件中的CPLD程序的版本信息與已存儲的CPLD程序版本信息是否相同；及
[0010]根據(jù)比對結(jié)果是否相同來確定是否更新所述FPGA器件中的FPGA程序及所述CPLD器件中的CPLD程序。
[0011]與現(xiàn)有技術(shù)相比，本發(fā)明提供的可編程器件配置系統(tǒng)及方法通過所述控制模塊來比對FPGA器件中的FPGA程序版本信息及CPLD器件中的CPLD程序的版本信息分別與所述存儲單元內(nèi)存儲的FPGA程序版本信息及CPLD程序版本信息是否相同來確定是否進行更新，由于控制模塊的比對使配置系統(tǒng)上電后根據(jù)實際需要來進行相應(yīng)更新，提高了 FPGA器件及CPLD器件的更新升級速度，從而也相對提高了配置系統(tǒng)的配置速度。
【附圖說明】
[0012]圖1是本發(fā)明提供的可編程器件配置系統(tǒng)模塊示意圖。
[0013]圖2是圖1中控制單元與雙路緩存器、FPGA及CPLD的連接關(guān)系示意圖。
[0014]圖3是本發(fā)明提供的可編程器件配置方法的流程圖。
[0015]主要元件符號說明
[0016]可編程配置系統(tǒng)100
[0017]控制模塊110
[0018]控制單元112
[0019]雙路緩存器114
[0020]FPGA 器件120
[0021]CPLD 器件140
[0022]存儲單元160
[0023]第一存儲器162
[0024]第二存儲器164
[0025]如下【具體實施方式】將結(jié)合上述附圖進一步說明本發(fā)明。
【具體實施方式】
[0026]請參閱圖1，其為本發(fā)明實施方式提供的一種可編程器件配置系統(tǒng)100，其用于實現(xiàn)可編程器件的配置，所述可編程配置系統(tǒng)100包括一個控制模塊110、一個現(xiàn)場可編程門陣列(Field — Programmable Gate Array, FPGA)器件 120、一個復雜可編程邏輯(ComplexProgrammable Logic Device，CPLD)器件 140 及一個存儲單元 160。
[0027]控制模塊110包括一個控制單元112及一個雙路緩存器114，所述控制單元112與所述雙路緩存器114相連接，雙路緩存器114分別與FPGA器件120及CPLD器件140相連接以從控制單元112將相應(yīng)的FPGA程序及CPLD程序分別下載到對應(yīng)的FPGA器件120及CPLD器件140。本實施方式中，控制單元112為中央處理器(Central Processing Unit，CPU)，控制單元112通過雙路緩存器114下載程序的模式包括聯(lián)合測試工作組(Joint TestAct1n Group, JTAG)電纜模式及仿真JTAG時序模式。
[0028]可以理解的是，對于CPLD器件140通過JTAG電纜模式下載程序后掉電數(shù)據(jù)不會丟失，而FPGA器件120通過JTAG電纜模式下載程序在掉電后配置數(shù)據(jù)會丟失，因此調(diào)測初始階段FPGA器件120會采用CPU仿真JTAG時序模式下載程序。
[0029]如圖2所示，CPU的管腳的GP101，GP102，GP103，GP109分別通過雙路緩存器114連接 FPGA 器件 120 的管腳 TDI_FPGA，TCK_FPGA，TMS_FPGA，TD0_FPGA，CPU 的管腳 GP104，GP105，GP106，GP109分別通過雙路緩存器114連接CPLD器件140的管腳TDI_CPLD，TCK_CPLD, TMS_CPLD，TD0_CPLD。
[0030]本實施方式中，設(shè)置CPU的GP107管腳為高時，控制單元112采用JTAG電纜下載FPGA程序，設(shè)置GP107管腳為低時，控制單元112采用仿真JTAG時序模式下載FPGA，設(shè)置CPU的GP108管腳為高時，控制單元112采用JTAG電纜下載CPLD程序，設(shè)置GP108管腳為低時，控制單元112采用仿真JTAG時序模式下載CPLD。
[0031]本實施方式中，設(shè)置控制單元112的管腳GP107，GP108為開漏模式，從而可以“線與”，即當多個漏極開路器件的輸出連在一起，只要是其中一個導通輸出就為“0”，為使電平狀態(tài)讀取穩(wěn)定，在CPU的管腳GP107，管腳GP108的外部需要上拉10千歐姆(ΚΩ)的電阻。
[0032]控制單元112分別對FPGA器件120及CPLD器件140進行初始化時，控制單元112通過外設(shè)部件互連標準(Peripheral Component Interconnect, PCIE)總線讀寫FPGA器件120的寄存器以驗證FPGA器件120是否初始化正常，控制單元112通過本地總線讀寫CPLD器件140的寄存器以驗證CPLD器件140是否正常?？刂茊卧?12的本地總線包括:地址總線、數(shù)據(jù)總線、讀寫控制信號以及片選信號等，本實施方式中，CPU連接CPLD器件140的本地總線將數(shù)據(jù)以并行方式送給CPLD器件140。
[0033]存儲單元160包括一個第一存儲器162及一個第二存儲器164，控制單元112經(jīng)串行外設(shè)接口(Serial Peripheral Interface，SPI)總線通過CPLD器件140分別與所述第一存儲器162及所述第二存儲器164相連接，第一存儲器162內(nèi)存儲最新保存的FPGA程序版本信息及所述CPLD程序版本信息?？梢岳斫獾氖牵擣PGA器件120中的FPGA程序及CPLD器件120中的CPLD程序更新后均需重新保存至第一存儲器162。