一種基于多操作系統(tǒng)的多內(nèi)核處理裝置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于航空電子系統(tǒng)中的機載計算機技術(shù)領(lǐng)域,特別設(shè)及基于多核架構(gòu)的處 理裝置及其方法。
【背景技術(shù)】
[0002] 隨著新一代航空電子系統(tǒng)對處理性能和集成度的要求越來越高,各分系統(tǒng)中廣泛 應(yīng)用的處理裝置必須擁有強大的計算能力、多層緩存結(jié)構(gòu)、高速10接口和矢量運算功能, W應(yīng)對如任務(wù)調(diào)度,數(shù)據(jù)處理,圖形繪制等不同分系統(tǒng)的特色需求。另外設(shè)備的輕量化和低 功耗化要求,也給處理裝置提出了新的挑戰(zhàn)。
[0003] 原有的技術(shù)路線是通過將多個已經(jīng)成熟應(yīng)用的處理裝置集成到單個裝置上,W達 到系統(tǒng)設(shè)計的性能要求。但該種簡單的物理堆疊集成要求較大的結(jié)構(gòu)空間,同時裝置散熱 量的提升也不符合低功耗化的要求。
【發(fā)明內(nèi)容】
[0004] 為了滿足設(shè)備的輕量化和低功耗化要求,本發(fā)明的發(fā)明目的在于提供一種基于多 操作系統(tǒng)的多內(nèi)核處理裝置,將處理器的外設(shè)資源根據(jù)應(yīng)用需求差異性的分配給不同的內(nèi) 核進行控制,多個內(nèi)核之間通過共享內(nèi)存進行數(shù)據(jù)通信。該發(fā)明相對于傳統(tǒng)的技術(shù)路線,充 分利用了處理器資源,在功耗未有提升的情況下倍化了處理能力。多個內(nèi)核上運行的不同 操作系統(tǒng)根據(jù)不同應(yīng)用場合進行特殊定制,W滿足系統(tǒng)的多方面需求。
[0005] 本發(fā)明的發(fā)明目的通過W下技術(shù)方案實現(xiàn):
[0006] -種基于多操作系統(tǒng)的多內(nèi)核處理裝置,包括電源電路、多內(nèi)核處理器電路、共享 內(nèi)存電路、數(shù)據(jù)外存電路、低速通信電路、高速通信電路、調(diào)試與下載電路。
[0007] 所述電源電路為多內(nèi)核處理器電路、共享內(nèi)存電路、數(shù)據(jù)外存電路、低速通信電 路、高速通信電路、調(diào)試與下載電路適配相應(yīng)的電源激勵;
[0008] 所述多內(nèi)核處理器電路通過高速通信電路和低速通信電路,接收來自其他裝置的 數(shù)據(jù)信息,通過多內(nèi)核處理器電路上運行的各個操作系統(tǒng)對數(shù)據(jù)信息進行處理及發(fā)送;
[0009] 所述共享內(nèi)存電路用于作為數(shù)據(jù)暫存空間,為多內(nèi)核處理器電路上運行的各個操 作系統(tǒng)提供數(shù)據(jù)交互橋梁;
[0010] 所述數(shù)據(jù)外存電路用于作為非易失性空間,存儲多內(nèi)核處理器電路所處理的數(shù)據(jù) 信息;
[0011] 所述的低速通信電路用于作為與外界通信的低速通道,實現(xiàn)多內(nèi)核處理器電路與 其他裝置之間接收或發(fā)送低速數(shù)據(jù)信息;
[0012] 所述的高速通信電路用于作為與外界通信的高速通道,實現(xiàn)多內(nèi)核處理器電路與 其他裝置之間接收或發(fā)送高速數(shù)據(jù)信息;
[0013] 所述調(diào)試與下載電路用于作為與上位機相連的配置端,下載包括邏輯代碼和操作 系統(tǒng)代碼的配置項,實現(xiàn)對多內(nèi)核處理裝置的硬件配置。
[0014] 依據(jù)上述特征,多內(nèi)核處理器電路集成了與共享內(nèi)存電路接口的內(nèi)存控制器。
[0015] 進一步,所述共享內(nèi)存電路由1片W上內(nèi)存巧片堆疊而成,各片內(nèi)存巧片除共享 地址信號外,其他控制信號均由內(nèi)存控制器提供。
[0016] 依據(jù)上述特征,多內(nèi)核處理器電路集成了與數(shù)據(jù)外存電路接口的eLBC總線控制 器。
[0017] 進一步,所述eLBC總線控制器與數(shù)據(jù)外存電路之間設(shè)有1個W上的總線收/發(fā)控 制器,通過將總線收/發(fā)控制器W菊花鏈的形式相連并通過片選信號進行區(qū)別實現(xiàn)數(shù)據(jù)外 存電路的擴展。
[0018] 依據(jù)上述特征,多內(nèi)核處理器電路集成了與高速通信電路接口的PCIE控制器和 10/100/1000M化hernet控制器。
[0019] 依據(jù)上述特征,多內(nèi)核處理器電路集成了與低速通信電路接口的雙路UART控制 器和通用I/O口。
[0020] 依據(jù)上述特征,多內(nèi)核處理器電路集成了與調(diào)試與下載電路接口的JTAG接口。
[0021] 與現(xiàn)有技術(shù)相比,本發(fā)明的效果在于:
[002引a)由于采用了多核處理器,本發(fā)明相比傳統(tǒng)的技術(shù)路線,在計算能力、多層緩存、 高速10接口和矢量運算方面有較大的改善,同時降低了整個裝置的熱量和重量,符合機載 電子設(shè)備的小型化和低功耗化要求。
[0023] b)又由于采用了多操作系統(tǒng)的技術(shù)路線,本發(fā)明在面對不同種類應(yīng)用的需求時, 可W充分利用裝置內(nèi)所有硬件資源,在不同操作系統(tǒng)下實現(xiàn)各應(yīng)用的目標,提高了對不同 種類應(yīng)用的適應(yīng)度。
【附圖說明】
[0024] 圖1為本發(fā)明一種基于多操作系統(tǒng)的多內(nèi)核處理裝置的結(jié)構(gòu)示意圖;
[00巧]圖2為本發(fā)明一種基于多操作系統(tǒng)的多內(nèi)核處理裝置的功能示意圖;
[0026] 圖3為實施例中多內(nèi)核處理器電路的結(jié)構(gòu)示意圖;
[0027] 圖4為實施例中共享內(nèi)存電路的結(jié)構(gòu)示意圖;
[002引圖5為實施例中數(shù)據(jù)外存電路的結(jié)構(gòu)示意圖;
[0029] 圖6為實施例中低速通信電路的結(jié)構(gòu)示意圖;
[0030] 圖7為實施例中高速通信電路的結(jié)構(gòu)示意圖;
[0031] 圖8為雙操作系統(tǒng)工作模式圖。
【具體實施方式】
[0032] 為使對本發(fā)明的結(jié)構(gòu)特征及所達成的功效有更進一步的了解和認識,用W較佳的 實施例及附圖配合詳細說明,說明如下:
[0033] 如圖1所示一種基于雙操作系統(tǒng)的多內(nèi)核處理裝置,包括電源電路、多內(nèi)核處理 器電路、共享內(nèi)存電路、數(shù)據(jù)外存電路、低速通信電路、高速通信電路、調(diào)試與下載電路。
[0034] 下面對各個電路的實例進行詳細介紹。
[0035] 1、多內(nèi)核處理器電路
[0036] 所述的多內(nèi)核處理器電路作為多內(nèi)核處理裝置的處理核屯、,通過高速通信電路和 低速通信電路,接收來自其他裝置的任務(wù)控制、數(shù)據(jù)處理和圖形繪制等數(shù)據(jù)信息,進行有目 的性的處理及發(fā)送。現(xiàn)W化eescale公司的P2020NXE2KFC處理器為例對多內(nèi)核處理器電 路進行詳細介紹。如圖3所示。
[0037] P2020NXE2KFC擁有了 2個e500內(nèi)核,集成了與共享內(nèi)存電路接口的內(nèi)存控制器, 集成了與數(shù)據(jù)外存電路接口的eLBC總線控制器,集成了與高速通信電路接口的PCIE控制 器和10/100/1000M化hernet控制器,集成了與低速通信電路接口的雙路UART控制器和通 用I/O 口,集成了與調(diào)試與下載電路接口的JTAG接口。P2020NXE2KFC由電源電路提供恰當 的多路電源激勵,經(jīng)過JTAG接口配置后,通過高速/低速總線控制器接收對應(yīng)接口電路的 數(shù)據(jù)信息,通過兩個e500內(nèi)核處理后,根據(jù)需要或通過內(nèi)存/外存控制器暫存/永久存儲 在內(nèi)存/外存中,或把處理后的數(shù)據(jù)通過高速/低速總線控制器發(fā)送至對應(yīng)接口電路。
[0038] 2、共享內(nèi)存電路
[0039] 在共享內(nèi)存電路中,內(nèi)存是數(shù)據(jù)的暫存單元,接收來自多內(nèi)核處理器的暫 存數(shù)據(jù),不同內(nèi)核的數(shù)據(jù)可W在共享內(nèi)存的特定空間中進行交互。現(xiàn)MICRON的 MT4化128M16JT-125A口孤R3巧片為例對共享內(nèi)存電路進行詳細介紹。如圖4所示。
[0040] 共享內(nèi)存由4片MT"K128M16JT-125AIT孤R3巧片堆疊而成,每片孤R3內(nèi)存巧片 除共享地址信號外,其他控制信號均由2020NXE2KFC處理器的內(nèi)存控制器單獨提供。4片 DDR3內(nèi)存巧片構(gòu)成容量為1GByte的內(nèi)存空間,用于數(shù)據(jù)暫存和兩個內(nèi)核之間的數(shù)據(jù)交互。