[0024] 其中，模擬信號(hào)槽位是為信號(hào)調(diào)理模塊和數(shù)據(jù)采集模塊使用的。它實(shí)現(xiàn)了信號(hào)調(diào) 理模塊與數(shù)據(jù)采集模塊的直連(見前文)。每一個(gè)模擬信號(hào)槽位上支持8個(gè)并行測量通道， 整個(gè)母板上可支持112路并行測量通道。若使用串行采樣，則可支持上千路信號(hào)采集。
[0025] 模擬信號(hào)槽位的主要定義如下。
[0026] 數(shù)字信號(hào)槽位是為數(shù)據(jù)采集模塊單獨(dú)使用的，其主要定義如下：
高速同步測量 高速同步測量在多路并行瞬態(tài)采樣時(shí)有很大的意義。對于被測對象，測試人員總是希 望儀器的多個(gè)信號(hào)通道之間，因器件、電路和設(shè)計(jì)原理而帶來的時(shí)延盡可能小。
[0027] 為了實(shí)現(xiàn)多路通道，特別是不同模塊上的不同通道能高速同步的測量，需要實(shí)現(xiàn) 一下幾點(diǎn)要素。
[0028] 首先是各模塊需要有一個(gè)高速的同步時(shí)鐘。
[0029] 每一個(gè)槽位的數(shù)據(jù)采集模塊，都使用這個(gè)時(shí)鐘完成工作。同時(shí)，這個(gè)時(shí)鐘必須保障 從主控芯片到達(dá)各個(gè)槽位上的子模塊所需時(shí)間是幾乎一致的。為了實(shí)現(xiàn)這個(gè)目的，本發(fā)明 PVIB總線為每一個(gè)槽位設(shè)計(jì)了長度差小于200個(gè)mil的IOOMHz時(shí)鐘電路，同時(shí)嚴(yán)格控制信 號(hào)電路上采用同樣的過孔數(shù)量。
[0030] 電信號(hào)在常用PCB基材FR-4上傳輸?shù)乃俣纫话闶?inch/ns左右。理論計(jì)算，不 同模塊的同步時(shí)鐘電路長度差小于200個(gè)mil，它們的時(shí)延僅為0.033nS，幾乎可以忽略不 計(jì)。
[0031] 其次，各模塊還需要有同步觸發(fā)的信號(hào)。
[0032] 與同步時(shí)鐘類似的要求，本發(fā)明PVIB總線也為每一個(gè)槽位設(shè)計(jì)了長度差小于200 個(gè)mil的同步觸發(fā)信號(hào)，同時(shí)嚴(yán)格控制信號(hào)電路上采用同樣的過孔數(shù)量。效果上也與時(shí)鐘 信號(hào)類似，多個(gè)模塊接收到的觸發(fā)信號(hào)時(shí)延也是〇. 〇33nS。
[0033] 有了幾乎沒有時(shí)延的高速同步時(shí)鐘和同步觸發(fā)信號(hào)，不同槽位的模塊通道就可以 實(shí)現(xiàn)高速同步采樣。
[0034] 經(jīng)過實(shí)測，當(dāng)被測信號(hào)頻率在IMHz時(shí)，不同的模塊測量通道的相位差小于30m度， 是非常理想的一個(gè)水平。
[0035] 4、高速數(shù)據(jù)傳輸 本發(fā)明設(shè)計(jì)一種高速數(shù)據(jù)傳輸協(xié)議TopHDBus，用于將多個(gè)模塊測量后的數(shù)據(jù)傳輸?shù)街?控芯片內(nèi)。
[0036] TopHDBus由PVIB內(nèi)核單元的FPGA和2片DDR2外部存儲(chǔ)器以及相應(yīng)的外圍電路 來實(shí)現(xiàn)。如圖7所示。
[0037] 在PVIB內(nèi)核單元的FPGA內(nèi)部，需要完成Bus-LVDS技術(shù)的應(yīng)用和雙DDR存儲(chǔ)乒乓 切換的應(yīng)用。
[0038] Bus-LVDS標(biāo)準(zhǔn)是一種標(biāo)準(zhǔn)高速差分?jǐn)?shù)據(jù)傳輸技術(shù)，是在點(diǎn)對點(diǎn)LVDS標(biāo)準(zhǔn)上擴(kuò)展 而來的多點(diǎn)應(yīng)用，它支持雙向半雙工通信。Bus-LVDS與LVDS的不同之處在于，兩個(gè)總線終 端在讀取的時(shí)候?qū)⑻峁└叩尿?qū)動(dòng)電壓以得到相同的信號(hào)擺幅。
[0039] 圖8是典型的BLVDS技術(shù)在多點(diǎn)傳輸中的應(yīng)用： PVIB內(nèi)核單元的FPGA支持BLVDS接口標(biāo)準(zhǔn)。Bus-LVDS發(fā)送器使用兩根單端輸出緩沖， 其中第二根輸出緩沖反向。Bus-LVDS的接收器采用標(biāo)準(zhǔn)LVDS輸入緩沖器。發(fā)送器和接受 器共用引腳，當(dāng)需要通過接受器接受信號(hào)時(shí)，需要通過一根輸出使能（OE)來形成三態(tài)門。
[0040] Bus-LVDS雙向傳輸需要在總線的兩個(gè)末端設(shè)置終端，終端電阻（RT)必須與總線 差動(dòng)阻抗相匹配，這個(gè)電阻將由總線上的負(fù)載決定，增加負(fù)載將會(huì)降低總線差動(dòng)阻抗。在這 兩個(gè)總線終端上，輸入緩沖器的兩個(gè)信號(hào)之間不需要終端。輸出緩沖器需要一個(gè)信號(hào)串行 電阻以匹配輸出緩沖器與傳輸線之間的阻抗。注意，這個(gè)串行電阻將影響輸入緩沖器的電 壓擺幅。
[0041] BusLvds應(yīng)用模塊的設(shè)計(jì)如下。
[0042] 模塊原理如圖9 功能描述：該模塊實(shí)現(xiàn)對采集模塊采集數(shù)據(jù)的讀取控制。
[0043] 接口定義（部分）：
雙DDR存儲(chǔ)乒乓切換應(yīng)用模塊的設(shè)計(jì)如下。
[0044] 模塊如圖10 : 功能說明： 1):該功能模塊實(shí)現(xiàn)2片DDR2切換讀寫數(shù)據(jù)，當(dāng)數(shù)據(jù)寫入其中一片DDR2時(shí)，另一片 DDR2用于讀出數(shù)據(jù)，從而實(shí)現(xiàn)數(shù)據(jù)在2片DDR2乒乓式讀寫操作。
[0045] 2):過程如下：說明：普通模式下 DDR2_BUFFER_PKT_C0UNT 代表 DDR2_BUFFER_ N0M_PKT_C0UNT，實(shí)時(shí)模式下 DDR2_BUFFER_PKT_C0UNT 代表 DDR2_BUFFER_REAL_PKT_C0UNT〇
[0046] a :當(dāng)有數(shù)據(jù)需要寫入時(shí)，首先將數(shù)據(jù)寫入DDR2_0DD，當(dāng)DDR2_0DD寫入數(shù)據(jù)byte 數(shù)達(dá)到，DDR2_BUFFER_PKT_C0UNT*WR_BYTE_LENTH 時(shí)跳轉(zhuǎn)到 b， b: DDR2_0DD讀出步驟a或c (當(dāng)步驟a到步驟b時(shí)為a,當(dāng)步驟c到步驟b時(shí)為c)寫 入的數(shù)據(jù)，此時(shí)當(dāng)有數(shù)據(jù)需要寫入時(shí)，數(shù)據(jù)寫入DDR2_EVEN，當(dāng)寫入數(shù)據(jù)BYTE數(shù)達(dá)到DDR2_ BUFFER_PKT_COUNT*WR_BYTE_LENTH 時(shí)，跳轉(zhuǎn)到 C0
[0047] c: DDR2_EVEN讀出步驟b寫入的數(shù)據(jù)，此時(shí)當(dāng)有數(shù)據(jù)需要寫入時(shí)，數(shù)據(jù)寫入DDR2_ ODD，當(dāng)寫入數(shù)據(jù) BYTE 數(shù)達(dá)到 DDR2_BUFFER_PKT_C0UNT*WR_BYTE_LENTH 時(shí)，跳轉(zhuǎn)到 b。
[0048] 參數(shù)說明： WR_BYTE_LENTH :表示每包寫入DDR2的數(shù)據(jù)Byte數(shù) DDR2_BUFFER_N0M_PKT_C0UNT :普通模式下讀寫 DDR2 包數(shù) DDR2_BUFFER_REAL_PKT_C0UNT :實(shí)時(shí)模式下讀寫 DDR2 包數(shù)。
[0049] 接口定義(部分）：
【主權(quán)項(xiàng)】
1. PVIB專業(yè)虛擬儀器總線，其特征在于：包括PVIB母板、信號(hào)調(diào)理插接模塊、數(shù)據(jù)采集 插接模塊； PVIB母板上設(shè)置有槽位，槽位包括16個(gè)模擬信號(hào)槽位（9)、16個(gè)數(shù)字信號(hào)槽位（10)和 3個(gè)功能擴(kuò)展槽位（8); 信號(hào)調(diào)理插接模塊與數(shù)據(jù)采集插接模塊對接在PVIB木板上的槽位之間。2. 根據(jù)權(quán)利要求1所述的一種PVIB專業(yè)虛擬儀器總線，其特征在于， 模擬信號(hào)槽位包括： 模擬電源接口 ：為信號(hào)調(diào)理模塊和數(shù)據(jù)采集模塊提供高質(zhì)量模擬電源； 單端并行模擬信號(hào)接口 ：將信號(hào)調(diào)理模塊輸出的信號(hào)連接到數(shù)據(jù)采集模塊中； 單端串行模擬信號(hào)接口 ：串行采集信號(hào)采集應(yīng)用； 掃描時(shí)鐘信接口 ：串行采集信號(hào)采集應(yīng)用； 低壓RS485接口：母板控制信號(hào)調(diào)理模塊使用； SPI通訊接口：母板控制信號(hào)調(diào)理模塊使用； 數(shù)字信號(hào)槽位包括： 數(shù)字電源接口 ：為數(shù)據(jù)采集模塊提供數(shù)字電源； TopHDBus接口 ：8bit并行高速數(shù)據(jù)傳輸槽位； 高速同步信號(hào)接口：實(shí)現(xiàn)多模塊同步采集； 高速IOOMHz時(shí)鐘接口：實(shí)現(xiàn)多模塊同步采集； 狀態(tài)輸出接口：數(shù)據(jù)采集模塊的工作狀態(tài)輸出； SPI通訊接口：母板控制數(shù)據(jù)采集模塊使用。3. 根據(jù)權(quán)利要求1所述的一種PVIB專業(yè)虛擬儀器總線，其特征在于： 所述信號(hào)調(diào)理插接模塊包括，信號(hào)調(diào)理模塊（4)、調(diào)理模塊插接件（2)、信號(hào)插針（6); 數(shù)據(jù)采集插接模塊包括數(shù)據(jù)采集模塊（5 )、采集模塊接插件（3 )、信號(hào)插座（7 ); 信號(hào)調(diào)理模塊（4 )裝配上調(diào)理模塊接插件（2 )，數(shù)據(jù)采集模塊（5 )裝配上采集模塊接插 件（3)，裝配上調(diào)理模塊接插件（2)上有多組模擬信號(hào)插針（6)，信號(hào)插針透過PVIB母板的 槽位，插入了信號(hào)插座（7)。4. 根據(jù)權(quán)利要求1所述的一種PVIB專業(yè)虛擬儀器總線，其特征在于： 還包括TopHDBus快速總線傳輸接口，完成多個(gè)模塊間的數(shù)據(jù)傳輸，包括PVIB內(nèi)核單元 的FPGA和2片DDR2外部存儲(chǔ)器以及周邊電路組成，F(xiàn)PGA內(nèi)部采用Bus-LVDS應(yīng)用模塊和 雙DDR存儲(chǔ)乒乓切換應(yīng)用模塊； 其中Bus-LVDS應(yīng)用模塊的Bus-LVDS發(fā)送器使用兩根單端輸出緩沖，其中第二根輸出 緩沖反向，Bus-LVDS的接收器采用標(biāo)準(zhǔn)LVDS輸入緩沖器，發(fā)送器和接受器共用引腳，當(dāng)需 要通過接受器接受信號(hào)時(shí)，通過一根輸出使能（OE)來形成三態(tài)門； Bus-LVDS雙向傳輸需要在總線的兩個(gè)末端設(shè)置終端，終端電阻與總線差動(dòng)阻抗相匹 配，這個(gè)電阻將由總線上的負(fù)載決定，增加負(fù)載將會(huì)降低總線差動(dòng)阻抗；在這兩個(gè)總線終端 上，輸入緩沖器的兩個(gè)信號(hào)之間不需要終端，輸出緩沖器用一個(gè)信號(hào)串行電阻以匹配輸出 緩沖器與傳輸線之間的阻抗； 其中雙DDR存儲(chǔ)乒乓切換應(yīng)用模塊，采用2片DDR2切換讀寫數(shù)據(jù)，當(dāng)數(shù)據(jù)寫入其中一 片DDR2時(shí)，另一片DDR2用于讀出數(shù)據(jù)，從而實(shí)現(xiàn)數(shù)據(jù)在2片DDR2乒乓式讀寫操作。
【專利摘要】一種PVIB專業(yè)虛擬儀器總線，涉及總線技術(shù)領(lǐng)域，其主旨在于提供一個(gè)集模擬信號(hào)調(diào)理、傳輸、采集與數(shù)字信號(hào)傳輸、存儲(chǔ)為一體的總線標(biāo)準(zhǔn)，其技術(shù)方案：包括PVIB母板、信號(hào)調(diào)理插接模塊、數(shù)據(jù)采集插接模塊；PVIB母板上設(shè)置有槽位，槽位包括16個(gè)模擬信號(hào)槽位、16個(gè)數(shù)字信號(hào)槽位和3個(gè)功能擴(kuò)展槽位；信號(hào)調(diào)理插接模塊與數(shù)據(jù)采集插接模塊對接在PVIB木板上的槽位之間。本申請集模擬信號(hào)與數(shù)字信號(hào)為一體的開放式標(biāo)準(zhǔn)儀器總線；通道集成度高，支持112路并行采集通道和上千路串行采集通道；基于高速同步時(shí)鐘信號(hào)和高速同步觸發(fā)信號(hào)可實(shí)現(xiàn)多模塊通道間的高速同步測量。
【IPC分類】G06F13/40
【公開號(hào)】CN105045748
【申請?zhí)枴緾N201510177563
【發(fā)明人】楊旻, 楊珣
【申請人】四川拓普測控科技有限公司
【公開日】2015年11月11日
【申請日】2015年4月15日