多速率并行電路仿真的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及的領(lǐng)域是電子設(shè)計(jì)自動(dòng)化，具體而言，本發(fā)明涉及多速率并行電路仿 真。
【背景技術(shù)】
[0002] 集成電路是由例如電阻、電容、電感器、互感器、傳輸線、二極管、雙極結(jié)型晶體管 (BJT)、結(jié)型場(chǎng)效應(yīng)晶體管（JFET)、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（M0SFET)、金屬T半導(dǎo) 體場(chǎng)效應(yīng)晶體管（MESFET)、薄膜晶體管（TFT)等電路元件構(gòu)成的網(wǎng)絡(luò)。
[0003] 隨著技術(shù)的發(fā)展，集成電路越來越復(fù)雜，需要使用強(qiáng)大的數(shù)值模擬程序。例如，電 路仿真是集成電路的設(shè)計(jì)流程中必不可少的環(huán)節(jié)，它能幫助電路設(shè)計(jì)人員無需通過昂貴的 制造工藝驗(yàn)證其設(shè)計(jì)的功能和性能。隨著半導(dǎo)體加工技術(shù)發(fā)展到納米規(guī)格，新的仿真方 法需要解決納米級(jí)電路設(shè)計(jì)所固有的新問題。現(xiàn)代集成電路快速發(fā)展、更新?lián)Q代，不斷挑 戰(zhàn)著電路仿真的算法和實(shí)現(xiàn)。半導(dǎo)體行業(yè)需要EDA軟件有能力來分析與動(dòng)態(tài)電流相關(guān)的 納米效應(yīng)，比如稱合噪聲（couplingnoise)、接地反彈（groundbounce)、傳輸線波傳播 (transmissionlinewavepropagation)、動(dòng)態(tài)漏電流（dynamicleakagecurrent)、電源 電壓降（supplyvoltagedrop)、器件和電路的非線性行為等。因此,精準(zhǔn)的電路模擬和晶 體管級(jí)仿真已經(jīng)成為解決納米設(shè)計(jì)所面臨問題的最有效的途徑之一。
[0004] 電子電路仿真器包括美國(guó)加州大學(xué)伯克利分校（UCBerkeley)開發(fā)的面向集成電 路的仿真程序-SPICE(SimulationProgramwithIntegratedCircuitEmphasis)以 及各種增強(qiáng)或衍生版本的SPICE仿真程序。SPICE及其增強(qiáng)、衍生版本將在本文被簡(jiǎn)稱為SPICE電路仿真器或SPICE。SPICE方法認(rèn)為電路是一個(gè)不可分割的整體。
[0005]SPICE仿真可以提供對(duì)電路行為相當(dāng)準(zhǔn)確的預(yù)測(cè)。這種預(yù)測(cè)不局限于個(gè)別的子電 路，它涵蓋整個(gè)系統(tǒng)（例如，整個(gè)集成電路），因而可以發(fā)現(xiàn)、處理全系統(tǒng)范圍關(guān)于噪聲之類 的問題。一般的SPICE仿真處理流程，模擬集成電路通常被表示為一個(gè)網(wǎng)表描述的形式。網(wǎng) 表是一種由SPICE語言編寫的用于仿真的對(duì)模擬電路的電路描述。SPICE網(wǎng)表是包含仿真 控制語句的純結(jié)構(gòu)性語言。其他語言如Verilog-ATM，還具有行為構(gòu)建的能力。通過結(jié)構(gòu)性 網(wǎng)表，連同預(yù)定義電路元件，根據(jù)特定的電路建模方法，SPICE可以將模擬集成電路表示為 矩陣形式的數(shù)學(xué)表達(dá)。非齊次線性微分方程解的維度范圍從1到n。由線性方程處理相應(yīng) 數(shù)量的輸入向量。輸入向量集被表示為{II，12，..In}。接下來，線性矩陣通過輸入向量集 解出解向量集{Vl，V2，..Vn}。重復(fù)以上計(jì)算，直到解向量集收斂。解向量集可以轉(zhuǎn)換輸出 為波形、測(cè)量值或者由工程師通過計(jì)算機(jī)屏幕檢查仿真的核查結(jié)果。
[0006] 然而，隨著集成電路行業(yè)的發(fā)展，器件幾何形狀的不斷減小、系統(tǒng)中組成部件之間 的互聯(lián)效應(yīng)日益增加，整個(gè)系統(tǒng)的SPICE類仿真變得越來越困難。一個(gè)例子是晶體管溝道 長(zhǎng)度微米規(guī)格變化為深亞微米規(guī)格。由于器件幾何形狀的不斷縮小，電路設(shè)計(jì)者在集成電 路（1C)中能夠運(yùn)用電路元件（例如，晶體管、二極管、電容）數(shù)量呈指數(shù)級(jí)增長(zhǎng)，對(duì)應(yīng)于 SPICE矩陣的維數(shù)也量級(jí)增長(zhǎng)，巨大的計(jì)算復(fù)雜度使得計(jì)算不能在希望的時(shí)間范圍內(nèi)完成。
[0007] -個(gè)電路可以表示為用于瞬間電流分析的大規(guī)模離散非線性矩陣。矩陣維數(shù)和電 路中節(jié)點(diǎn)的數(shù)目同階。對(duì)于瞬態(tài)分析，這個(gè)巨大的非線性系統(tǒng)需要求解幾十萬次，這限制了 SPICE方法的容量和性能。一般的SPICE方法可以模擬不超過約50, 000個(gè)節(jié)點(diǎn)的電路。因 此，對(duì)于全芯片設(shè)計(jì)，SPICE方法不可行。SPICE在實(shí)際應(yīng)用中被廣泛應(yīng)用于單元設(shè)計(jì)、庫(kù)生 成和準(zhǔn)確性驗(yàn)證。
[0008] 相對(duì)于傳統(tǒng)SPICE，在20世紀(jì)90年代初開發(fā)的快速SPICE方法（FastSPICE)在 一定精度損失的情況下，有兩個(gè)數(shù)量級(jí)以上的容量和速度提升。性能上的提升主要由于使 用簡(jiǎn)化模型、電路劃分技術(shù)、事件驅(qū)動(dòng)的算法以及對(duì)電路延遲的利用。
[0009]SPICE將電路模型化為節(jié)點(diǎn)、元件集，也就是說一個(gè)電路被視為通過節(jié)點(diǎn)相連接的 各種電路元件的集合。SPICE的核心是所謂的節(jié)點(diǎn)分析，通過節(jié)點(diǎn)方程（或者電路方程）以 矩陣形式表示電路，求解節(jié)點(diǎn)方程對(duì)電路進(jìn)行仿真。電路元件被表示為器件模型，產(chǎn)生電路 方程的矩陣元素。
[0010] 電路元件的器件模型模擬，比如加州大學(xué)伯克利分校開發(fā)M0SFET器件SPICE模 型，通常以模型方程和模型參數(shù)表示在變化偏置電壓下的電路元件特性。例如，具有n個(gè)端 子的電路元件，可以由下述的電流-電壓關(guān)系建模：
[0011] Ii=fi(Vi, ? ? ?，Vn，t)，其中i= 1，...，n，
[0012] Ii表示流入第i個(gè)端口的進(jìn)入電流,Vj(j=1，???，n)表示電壓或者端口j相對(duì)于 參考端口（例如地端口）的端口偏置電壓，t表示時(shí)間。由基爾霍夫電流定律，流入端口n
的電流為4 電路元件的電導(dǎo)矩陣為： i-l ?
[0013] 為了模擬電路元件在變化電流（AC)的行為，需要考慮節(jié)點(diǎn)電荷及端口偏執(zhí)電壓 之間的關(guān)系：
[0014] Qi=q; (^，…，Vn，t)，其中i= 1，…，n.
[0015] Qi表示端口i的節(jié)點(diǎn)電荷。n端口元件的電容矩陣為：
[0016]
[0017] 在納米級(jí)別的設(shè)計(jì)中，矩陣特別大，因此矩陣的解析是一個(gè)非常耗時(shí)的過程，當(dāng)矩 陣的大小為n時(shí)，則計(jì)算次數(shù)為n3,在電路仿真過程中，總仿真時(shí)間近似為：
[0018]
[0019]其中Timestepi是每個(gè)時(shí)間步長(zhǎng)的長(zhǎng)度，Timeisolve是計(jì)算時(shí)間步長(zhǎng)i的所需時(shí) 間，一般地，時(shí)間步長(zhǎng)越小，仿真就越精確。但是，不必要的小時(shí)間步長(zhǎng)會(huì)降低仿真速度，而 較大的時(shí)間步長(zhǎng)可能會(huì)導(dǎo)致仿真收斂速度過慢，則需要更多的迭代過程。實(shí)際上，時(shí)間步長(zhǎng) 需要在仿真精度和仿真所需總時(shí)間之間進(jìn)行折衷優(yōu)化。當(dāng)電路仿真用于統(tǒng)計(jì)分析時(shí)，仿真 所需的總時(shí)間增加為所有的子模塊數(shù)與每個(gè)對(duì)應(yīng)子模塊仿真所需時(shí)間的乘積。對(duì)于一個(gè)典 型的蒙特卡洛分析，到達(dá)收斂前需要進(jìn)行幾千個(gè)采樣點(diǎn)的仿真。
[0020] 因此，有必要找出解決上述仿真系統(tǒng)中現(xiàn)有問題的方法。

【發(fā)明內(nèi)容】

[0021] 本發(fā)明展示了一種多速率并行電路仿真方法和系統(tǒng)。在實(shí)際應(yīng)用中，計(jì)算機(jī)執(zhí)行 將電路分割成多個(gè)分區(qū)的方法，其中，每個(gè)分區(qū)由一組線性微分方程表示，并為所述多個(gè)分 區(qū)中的每個(gè)分區(qū)設(shè)定仿真時(shí)間步長(zhǎng)，同時(shí)將多個(gè)電路分區(qū)進(jìn)行分組形成多個(gè)組群，其中每 個(gè)組包含一個(gè)或多個(gè)電路分區(qū)，這些電路分區(qū)在彼此預(yù)設(shè)的范圍內(nèi)具有相應(yīng)的仿真時(shí)間步 長(zhǎng)，并依據(jù)它們相對(duì)應(yīng)的仿真時(shí)間步長(zhǎng)，并行求解多組微分方程。
[0022] 在另一實(shí)施方案中，配置為以并行的方式執(zhí)行多速率電路仿真的架構(gòu)，其由一個(gè) 或多個(gè)處理器加上含有一個(gè)或多個(gè)處理器控制的多速率電路仿真模塊組成。該多速率電路 仿真模塊包括多重邏輯：將電路分割成多個(gè)分區(qū)的邏輯，其中，每個(gè)分區(qū)由一組線性微分方 程表示；確定所述多個(gè)分區(qū)中的每個(gè)分區(qū)仿真時(shí)間步長(zhǎng)的邏輯；把多個(gè)分區(qū)劃分成多個(gè)組 的邏輯，其中每個(gè)組都包含有一個(gè)或多個(gè)分區(qū)，這些分區(qū)在彼此預(yù)設(shè)的范圍內(nèi)具有相應(yīng)的 仿真時(shí)間步長(zhǎng)；依據(jù)分區(qū)相對(duì)應(yīng)的仿真時(shí)間步長(zhǎng)，并行求解多組微分方程的邏輯。
[0023] 在另外的實(shí)例中，多速率并行電路仿真的系統(tǒng)包括一系列方法：將電路分割成多 個(gè)分區(qū)的方法，其中，每個(gè)分區(qū)由一組線性微分方程來表示；為多個(gè)電路分區(qū)中的每個(gè)分 區(qū)設(shè)定仿真時(shí)間步長(zhǎng)的方法；將多個(gè)電路分區(qū)進(jìn)行分組形成多個(gè)組群的方法，其中每個(gè)組 群都包含有一個(gè)或者多個(gè)電路分區(qū)，這些分區(qū)在彼此預(yù)設(shè)的范圍內(nèi)具有相應(yīng)的仿真時(shí)間步 長(zhǎng)；以及依據(jù)這些電路分區(qū)相對(duì)應(yīng)的仿真時(shí)間步長(zhǎng)，并行的求解多組微分方程的方法。
【附圖說明】
[0024] 結(jié)合以下附圖閱讀將對(duì)實(shí)施用例的詳細(xì)描述、對(duì)本發(fā)明的上述特征和優(yōu)點(diǎn)，以及 額外的特征和優(yōu)點(diǎn)，會(huì)有更加清晰的理解。
[0025] 圖1為在本發(fā)明中所列舉的并行執(zhí)行多速率電路仿真方法的系統(tǒng)
[0026] 圖2在本發(fā)明中列舉了多核處理器單元的架構(gòu)；
[0027] 圖3在本發(fā)明中揭示了將電路按多個(gè)仿真速率劃分成器件集合的方法；
[0028] 圖4A所示為本發(fā)明中將器件集合分成組以完成不同速率仿真的方法；
[0029] 圖4B列舉了本發(fā)明在不同仿真速率下的實(shí)例表現(xiàn)形式；
[0030] 圖5A說明了本發(fā)明在電路仿真中執(zhí)行動(dòng)態(tài)負(fù)載均衡的方法；
[0031] 圖5B說明了本發(fā)明在電路仿真中執(zhí)行動(dòng)態(tài)負(fù)載均衡的另一種方法；
[0032] 圖6在本發(fā)明中列舉了結(jié)合快速仿真與中速仿真的實(shí)例表現(xiàn)形式；
[0033] 圖7列舉了本發(fā)明在不同仿真速率下針對(duì)不同組之間的邊界條件的檢測(cè)；
[0034] 圖8在本發(fā)明中說明了求解不同仿真速率之間的邊界條件的方法。
[0035] 整個(gè)圖解中使用相同的編號(hào)。
【具體實(shí)施方式】
[0036]本發(fā)明提供了一個(gè)多速率并行電路仿真的算法和系統(tǒng)。下列描述可以使任何本領(lǐng) 域的技術(shù)人員利用本發(fā)明。具體實(shí)施方案和應(yīng)用中所提供的描述僅作為例子。這里所描述 的各種延伸