的輸 入輸出管腳；等長(zhǎng)設(shè)置可進(jìn)行信號(hào)傳輸路徑整體的加權(quán)等長(zhǎng)，而不需要分段等長(zhǎng)以降低難 度。
[0042] 傳輸路徑上的延時(shí)
[0043] tpd= t nicrostip+tstip+tvla+tconnector+t chip (I)
[0044] 式中Urostit^微帶線引起的延時(shí)，t ^為帶狀線引起的延時(shí)，t via為t via為過(guò)孔 引起的延時(shí)，為連接器引起的延時(shí)，具體見(jiàn)圖3, Lhip為引起的延時(shí)。
[0045] 為計(jì)算方便，可以使用等效微帶線長(zhǎng)度的方法計(jì)算各傳輸線的延時(shí)，具體步驟如 下：
[0046] (a)按式⑵進(jìn)行各信號(hào)延時(shí)長(zhǎng)度的計(jì)算；
[0048] 式中^rostip為微帶線的長(zhǎng)度，tstip為帶狀線的長(zhǎng)度，k為帶狀線的線長(zhǎng)系數(shù)，
ε為線路板中介質(zhì)的等效介電常數(shù)；η為過(guò)孔的數(shù)量，Ivla為過(guò)孔在線 路板上的貫穿厚度，
[0049] tvia為t via為過(guò)孔引起的延時(shí)，m為連接器上的接點(diǎn)間隔數(shù)，1為連接器上接 點(diǎn)的間隔距離，tAip為引起的延時(shí)。
[0050] (b)根據(jù)（a)步驟的計(jì)算結(jié)果Ipd l，以最長(zhǎng)的延時(shí)長(zhǎng)度Ipd niax為基準(zhǔn)，分別減去其 余的延時(shí)長(zhǎng)度，獲得各延時(shí)差值lpd__-lpd_ 1;
[0051] (c)根據(jù)步驟（b)的計(jì)算結(jié)果Ipdnax-Ipdl，增加除最長(zhǎng)延時(shí)的信號(hào)的走線，保證增 加的等效長(zhǎng)度為
式中芬為允許的偏差值。
[0052] 三、針對(duì)BGA封裝器件的出線方式，采用先外后內(nèi)的方式，優(yōu)先使用外側(cè)走線。為 提高BGA封裝背部濾波電容的數(shù)量，對(duì)自動(dòng)扇出的過(guò)孔位置進(jìn)行調(diào)整。其具體步驟是：
[0053] (a)計(jì)算需要進(jìn)行連接的管腳數(shù)p ;
[0054] (b)從外側(cè)開(kāi)始向內(nèi)側(cè)（行和列）推進(jìn)，計(jì)算需要的進(jìn)行連接的管腳行列數(shù)q，要
式中A為第i行列可用的管腳數(shù)；
[0055] (C)進(jìn)行最外兩側(cè)（行和列）管腳的連接；
[0056] (d)采用繪圖軟件如cadence的自動(dòng)扇出功能進(jìn)行除最外兩側(cè)（行和列）外管腳 的自動(dòng)扇出操作；
[0057] (e)在該BGA封裝器件背部擺放濾波電容；為提高擺放濾波電容的數(shù)量，需要對(duì)已 經(jīng)自動(dòng)扇出的過(guò)孔位置進(jìn)行調(diào)整，其調(diào)整的方法是在原過(guò)孔的坐標(biāo)（X y)的基礎(chǔ)上加減該 BGA封裝中焊盤(pán)的間距，即新坐標(biāo)（x'y'）滿足X' =x±h，y' =y±g;式中h為該BGA封裝 中焊盤(pán)的橫向間距，g為該BGA封裝中焊盤(pán)的縱向間距。
[0058] (f)進(jìn)行該BGA封裝器件未連接管腳的連接。
[0059] 本實(shí)施方式中所述的線路板中的BGA器件為BGA封裝的FPGA，采用0805封裝的電 容；連接器為采用J18BW96Z與J18B96T進(jìn)行板間連接；電路芯片為差分信號(hào)和施密特反相 器。
【主權(quán)項(xiàng)】
1. 電路板的簡(jiǎn)易走線方法，采用群組信號(hào)等長(zhǎng)走線方式和BGA封裝器件的出線方式， 其特征是，該方法由以下步驟實(shí)現(xiàn)： 步驟一、采用線路板上不同功能單元分區(qū)并結(jié)合線路板層間距離控制的方法減小不同 功能單元的相互干擾； 根據(jù)線路板中不同層間重疊區(qū)域等效電容器的公式，計(jì)算不同功能單元之間重疊面 積； 所述線路板的電容的容值C= ^，式中S為線路板中不同層間重疊區(qū)域的重疊面積，d a 為線路板間的距離； 步驟二、采用群組信號(hào)等長(zhǎng)走線方式在步驟一所述的線路板上進(jìn)行走線； 步驟二一、計(jì)算各傳輸線上的延時(shí)，用公式一表示為： 、tpd?microstip+tstip+tvia+tconnector+tchip 上式中，t-p為微帶線弓丨起的延時(shí)，tMp為帶狀線弓丨起的延時(shí)，t_為過(guò)孔弓丨起的延 時(shí)，為連接器引起的延時(shí)，tchip為芯片引起的延時(shí)； 步驟二二、按照等效微帶線長(zhǎng)度的方法計(jì)算步驟一一中各傳輸線上的延時(shí)，所述等效 微帶線長(zhǎng)度的方法用公式二表示為： 公式二、式中，為微帶線的長(zhǎng)度，1stip為帶狀線的長(zhǎng)度，k為帶狀線的線長(zhǎng)系數(shù)，:為線路板中介質(zhì)的等效介電常數(shù)；η為過(guò)孔的數(shù)量，lvla為過(guò)孔 在線路板上的貫穿厚度，m為連接器上的接點(diǎn)間隔數(shù)，為連接器上接點(diǎn)的間隔距離，tAip為芯片引起的延時(shí)，1pdl為等效微帶線長(zhǎng)度； 步驟二三、根據(jù)步驟一二中計(jì)算的等效微帶線長(zhǎng)度1ρ?ι，以最長(zhǎng)的微帶線的延時(shí)長(zhǎng)度lpd__為基準(zhǔn)，分別減去其余的延時(shí)長(zhǎng)度，獲得各傳輸線的延時(shí)差值1Pd__-lPd_1; 步驟二四、根據(jù)步驟二三中計(jì)算的延時(shí)差值lpd__-lpdl，增加除最長(zhǎng)延時(shí)的信號(hào)的走 線，保證增加的等效長(zhǎng)度為;式中:為允許的偏差值； 步驟三、采用先外后內(nèi)的BGA封裝器件的出線方式，實(shí)現(xiàn)在電路板上的走線； 步驟三一、計(jì)算進(jìn)行連接的管腳數(shù)P; 步驟三二、從外側(cè)（行和列）開(kāi)始向內(nèi)側(cè)（行和列）推進(jìn)，計(jì)算進(jìn)行連接的管腳行列數(shù) q，并要求t/〃式中A為第i行列可用的管腳數(shù)； /=：! 步驟三三、進(jìn)行最外兩側(cè)（行和列）管腳的連接；自動(dòng)扇出除最外兩側(cè)（行和列）外管 腳的自動(dòng)扇出過(guò)孔操作； 步驟三四、在對(duì)應(yīng)的BGA封裝器件背部擺放濾波電容；并對(duì)步驟三三中自動(dòng)扇出的過(guò) 孔的位置進(jìn)行調(diào)整，然后進(jìn)行所述BGA封裝器件未連接管腳的連接，實(shí)現(xiàn)在電路板上的走 線。2. 根據(jù)權(quán)利要求1所述的電路板的簡(jiǎn)易走線方法，其特征在于，步驟三四中，對(duì)自動(dòng)扇 出的過(guò)孔位置進(jìn)行調(diào)整的方法為：在原過(guò)孔的坐標(biāo)（Xy)的基礎(chǔ)上加減該BGA封裝中焊盤(pán) 的間距，即新坐標(biāo)（X'y'）滿足X' =x±h，y' =y±g;式中h為該BGA封裝中焊盤(pán)的橫向 間距，g為該BGA封裝中焊盤(pán)的縱向間距。3. 根據(jù)權(quán)利要求1所述的電路板的簡(jiǎn)易走線方法，其特征在于，步驟一中，不同功能單 元之間重疊時(shí)，將不同的功能單元分別合并在線路板不同的層，在不同單元相鄰的層間增 加間隔距離，并降低層間介質(zhì)的介電常數(shù)，使不同單元的層間耦合電容滿足且 <·^?/，式中cai和cbi分別為不同單元內(nèi)層間的親合電容值。 21)4. 根據(jù)權(quán)利要求1所述的電路板的簡(jiǎn)易走線方法，其特征在于，步驟一中，不同功能單 元的相互干擾指的是大功率單元與小功率單元之間、一次電源與二次電源之間、高速與低 速電路單元之間、模擬和數(shù)字電路單元之間的干擾。
【專(zhuān)利摘要】電路板的簡(jiǎn)易走線方法，涉及一種電路板的簡(jiǎn)易走線方法，解決現(xiàn)有針對(duì)線路板高速信號(hào)傳輸?shù)囊螅岢隽巳航M信號(hào)等長(zhǎng)走線方式和BGA的出線方式。群組等長(zhǎng)走線方式不僅考慮微帶線和帶狀線引起延時(shí)的差異，還包括過(guò)孔數(shù)量，連接器間連接和接入的芯片引起的延時(shí)差異；等長(zhǎng)設(shè)置可進(jìn)行信號(hào)傳輸路徑整體的加權(quán)等長(zhǎng)，而不需要分段等長(zhǎng)以降低難度；針對(duì)BGA的出線方式，采用先外后內(nèi)的方式，優(yōu)先使用外側(cè)(行和列)走線；為提高BGA封裝背部濾波電容的數(shù)量，對(duì)自動(dòng)扇出的過(guò)孔位置進(jìn)行調(diào)整；采用線路板上分區(qū)結(jié)合層間距離控制的方法減小大功率與小功率部分、一次電源與二次電源之間、高速與低速電路單元之間、模擬和數(shù)字電路單元之間的相互干擾。
【IPC分類(lèi)】G06F17/50
【公開(kāi)號(hào)】CN105260544
【申請(qǐng)?zhí)枴緾N201510678784
【發(fā)明人】余達(dá), 劉金國(guó), 徐東, 孔德柱, 陳佳豫, 趙瑩, 張博研
【申請(qǐng)人】中國(guó)科學(xué)院長(zhǎng)春光學(xué)精密機(jī)械與物理研究所
【公開(kāi)日】2016年1月20日
【申請(qǐng)日】2015年10月19日