一種隨機(jī)數(shù)生成器的輸出電路及輸出方法
【專利說明】一種隨機(jī)數(shù)生成器的輸出電路及輸出方法
[0001]
技術(shù)領(lǐng)域
[0002]本發(fā)明涉及數(shù)字電路中隨機(jī)數(shù)生成器，尤其是一種隨機(jī)數(shù)生成器的輸出電路及輸出方法。
【背景技術(shù)】
[0003]隨機(jī)數(shù)在通信和信息加密與信息安全等很多領(lǐng)域的應(yīng)用日益廣泛，在很多應(yīng)用領(lǐng)域隨機(jī)數(shù)被作為其輸入源，例如在密碼學(xué)中，隨機(jī)數(shù)就會通過某種加密算法生成密鑰；例如在存儲結(jié)構(gòu)中，隨機(jī)數(shù)就會成為存儲器所需要的存儲數(shù)據(jù)等。正由于隨機(jī)數(shù)的應(yīng)用范圍如此之廣，對隨機(jī)數(shù)的輸出的高效性和兼容性提出了巨大挑戰(zhàn)。
[0004]產(chǎn)生隨機(jī)數(shù)的方法很多，例如:線性反饋移位寄存器法、同余法、裴波那契法、BBS法等偽隨機(jī)數(shù)生成方法，其中線性反饋移位寄存器法和同余法這兩種方法應(yīng)用最為廣泛。反饋移位寄存器法是利用晶振電路內(nèi)的延遲元素在回路中生成延時變量，通過晶振電路形成bit流輸出給采樣電路，采樣電路輸出bit，輸入到LFSR中，進(jìn)而得到所需要的序列。這種bit輸出方法生成的隨機(jī)數(shù)序列效率較低，需要生成N位的bit位就要移動N次才能獲得N位寬的隨機(jī)數(shù)。當(dāng)前隨機(jī)數(shù)輸出方法較為單一，隨機(jī)數(shù)生成效率不高。無論是采用算法獲得隨機(jī)數(shù)序列，還是通過熱噪、聲噪等隨機(jī)源通過采樣獲得的隨機(jī)數(shù)序列都或多或少的呈現(xiàn)多位寬隨機(jī)數(shù)輸出的低效性且安全性不達(dá)標(biāo)等特點。
[0005]綜上所述，本申請發(fā)明人申請實施例中發(fā)明技術(shù)方案的過程中，發(fā)現(xiàn)以下技術(shù)問題:生成多位寬隨機(jī)數(shù)生成序列質(zhì)量、效率低和生成方式單一。
[0006]

【發(fā)明內(nèi)容】

[0007]本發(fā)明提供了一種隨機(jī)數(shù)的輸出方法，解決了現(xiàn)有技術(shù)隨機(jī)數(shù)生成效率低、生成質(zhì)量差、生成多位寬隨機(jī)數(shù)據(jù)的生成方式單一或兼容性不高的技術(shù)問題。
[0008]本發(fā)明的技術(shù)解決方案為:
一種隨機(jī)數(shù)生成器的輸出電路及輸出方法，包括第一階處理電路中的隨機(jī)數(shù)的采樣電路、第二階處理電路中的MSB移位寄存器電路、LSB移位寄存器電路和移位寄存器控制電路和第三階處理電路的組合電路；物理獲得的隨機(jī)數(shù)源連接采樣電路的輸入端，采樣電路的輸出端連接到兩個具有N個D觸發(fā)器組成的串轉(zhuǎn)并移位寄存器電路的輸入端，寄存器的輸出端連接到第三階處理電路的組合電路的輸入端，經(jīng)過組合運算輸出多位寬隨機(jī)數(shù)。
[0009]上述的第一階處理電路中的隨機(jī)數(shù)的采樣電路，采樣電路由一個異或邏輯電路、兩個D觸發(fā)器和一個緩沖器組成。隨機(jī)數(shù)源輸入給異或邏輯的輸入端，異或邏輯的輸出端連接D觸發(fā)器的輸入端，D觸發(fā)器的輸出端反饋給異或的輸入端和連接緩沖器的輸入端，緩沖器輸出第一階段采樣的隨機(jī)數(shù)。
[0010]上述第二階處理電路包括MSB移位寄存器電路、LSB移位寄存器電路和移位寄存器控制電路；第一階處理電路輸出的隨機(jī)數(shù)輸出連接MSB移位寄存器電路和LSB移位寄存器電路的輸入端，移位寄存器控制電路是由加法器組成的控制電路，用來控制兩種電路的移位操作，移位寄存器的輸出端為第二階處理電路輸出的隨機(jī)數(shù)。
[0011]上述第三階處理電路的組合邏輯電路由并行的異或邏輯構(gòu)成，寄存器輸出并行數(shù)據(jù)連接到組合邏輯的輸入端，通過異或邏輯運算后，輸出最終的隨機(jī)數(shù)。
[0012]上述第一階處理電路中的隨機(jī)數(shù)的采樣電路、第二階處理電路中的MSB移位寄存器電路、LSB移位寄存器電路和移位寄存器控制電路里面的時鐘信號都有輸入時鐘提供。
[0013]所述的輸出方法，包括:
a)第一次隨機(jī)數(shù)的處理，隨機(jī)數(shù)源進(jìn)入采樣電路，通過采樣電路進(jìn)行異或的邏輯運算，進(jìn)行第一次隨機(jī)數(shù)的處理并輸出；
b)第二次隨機(jī)數(shù)的處理，從采樣電路輸出的數(shù)源輸入MSB移位寄存器電路和LSB移位寄存器電路中，由一連接MSB移位寄存器電路和LSB移位寄存器電路的移位寄存器控制電路來控制移位操作；MSB移位寄存器電路和LSB移位寄存器電路將移位寄存器控制后的結(jié)果數(shù)據(jù)輸出；
c)第三次隨機(jī)數(shù)的處理，從MSB移位寄存器電路和LSB移位寄存器電路輸出的數(shù)據(jù)進(jìn)入組合電路中，進(jìn)行異或邏輯運算，最終輸出隨機(jī)數(shù)。
[0014]本發(fā)明的優(yōu)點為:
a)輸出電路采用數(shù)字電路實現(xiàn)，結(jié)構(gòu)簡單；
b)能夠根據(jù)需要，通過改變移位寄存器的個數(shù)，對電路進(jìn)行擴(kuò)展獲得任意位寬的隨機(jī)數(shù)序列；
c)對任意一個寄存器移位都會生成一組新的多位寬的隨機(jī)數(shù)序列。提高隨機(jī)數(shù)生成效率;
d)支持集成電路中的復(fù)用，并且易于實現(xiàn)；
e)電路通過三階處理電路對隨機(jī)數(shù)源進(jìn)行處理，并且通過控制電路對兩組寄存器進(jìn)行不同時移位，提高隨機(jī)數(shù)的質(zhì)量。
[0015]
【附圖說明】
[0016]圖1是本發(fā)明的技術(shù)方案示意圖；
圖2為采樣電路具體實施例示意圖；
圖3為N=4時MSB、LSB移位寄存器電路具體實施例示意圖；
圖4為寄存器移位控制電路具體實施例示意圖；
圖5為組合電路具體實施例示意圖；
圖6為本發(fā)明的流程圖。
【具體實施方式】
[0017]本發(fā)明在充分利用電路器件的基礎(chǔ)之上，附加LSB移位寄存器與MSB寄存器兩組寄存器在不同的移位控制之后進(jìn)行組合邏輯運算獲得隨機(jī)數(shù)序列。本發(fā)明具有電路結(jié)構(gòu)簡單，隨機(jī)數(shù)生成效率高、質(zhì)量高，易于實現(xiàn)，靈活調(diào)整的優(yōu)點。
[0018]下面結(jié)合附圖對本發(fā)明做進(jìn)一步的詳細(xì)說明。
[0019]如圖1，一種隨機(jī)數(shù)生成器的輸出電路，包括第一階處理電路中的隨機(jī)數(shù)的采樣電路、第二階處理電路中的MSB移位寄存器電路、LSB移位寄存器電路和移位寄存器控制電路和第三階處理電路的組合電路；物理獲得的隨機(jī)數(shù)源連接采樣電路的輸入端，采樣電路的輸出端連接到兩個具有N個D觸發(fā)器組成的串轉(zhuǎn)并移位寄存器電路的輸入端，寄存器的輸出端連接到第三階處理電路的組合電路的輸入端，經(jīng)過組合運算輸出多位寬隨機(jī)數(shù)。第一階處理電路中的隨機(jī)數(shù)的采樣電路、第二階處理電路中的MSB移位寄存器電路、LSB移位寄存器電路和移位寄存器控制電路里面的時鐘信號都有輸入時鐘提供。
[0020]采樣電路，如圖2。采樣電路由一個異或邏輯電路、兩個D觸發(fā)器和一個緩沖器組成。隨機(jī)數(shù)源的輸入給異或邏輯的輸入端，異或的輸出給D觸發(fā)器的輸入端，D觸發(fā)器的輸出端一方面反饋給異或的輸入端，另一方面連接緩沖器的輸入端，緩沖器輸出采樣的隨機(jī)數(shù)。
[0021]如圖4。移位寄存器控制電路由兩個8進(jìn)制計數(shù)器、一個NAND和一個OR門電路組成，8進(jìn)制計數(shù)器I中的進(jìn)位連接到兩個門電路和8進(jìn)制計數(shù)器2的輸入端，計數(shù)器2的不同計數(shù)位分別連接到兩個門電路的輸入端，兩個門電路輸出端分別移位控制I和移位控制2。
[0022]如圖3。兩個移位寄存器電路都由4個D觸發(fā)器組成(N=4)，采樣電路輸出的信號經(jīng)過緩沖器連接到兩個移位寄存器電路鐘D觸發(fā)器的輸入端，4個D觸發(fā)器(首尾相連)，兩個移位寄存器的移位控制信號連接控制電路中的移位控制I和移位控制2，MSB移位寄存器電路并行輸出M[3:0]，LSB移位寄存器電路并行輸出L[0:3]。
[0023]組合電路，如圖5。組合邏輯有異或電路組成，MSB移位寄存器電路并行輸出M[3:0]，LSB移位寄