ffsetl(field 1), offset2(field 2)
[0085]Address2, offsetl(field 1), offset2(field 2), offset3(field 3)
[0086]Address3, offsetl(field 1), offset2(field 2)
[0087]其中，Addressl為D1的首地址，offsetl為D1中的待預(yù)取數(shù)據(jù)1的相對偏移地址，offset2為D1中的待預(yù)取數(shù)據(jù)2的相對偏移地址。
[0088]Address2為D2的首地址，offsetl為D2中的待預(yù)取數(shù)據(jù)1的相對偏移地址，offset2為D2中的待預(yù)取數(shù)據(jù)2的相對偏移地址，offset3為D1中的待預(yù)取數(shù)據(jù)3的相對偏移地址。
[0089]Address3為D3的首地址，offsetl為D3中的待預(yù)取數(shù)據(jù)1的相對偏移地址，offset2為D3中的待預(yù)取數(shù)據(jù)2的相對偏移地址。
[0090]示例三，若一個軟件包括三個函數(shù)Nl、N2和N3，每個函數(shù)要訪問不同數(shù)據(jù)結(jié)構(gòu)的不同待預(yù)取數(shù)據(jù)，如N1訪問D1的2個待預(yù)取數(shù)據(jù)，N2訪問D2的3個待預(yù)取數(shù)據(jù)，D3的2個待預(yù)取數(shù)據(jù)，N3訪問D4的3個待預(yù)取數(shù)據(jù)，則地址列表信息的格式如下:
[0091]Pattern 1(Module X)
[0092]Addressl(for Nl), offsetl(field 1), offset2(field 2)
[0093]Address2(for N2), offsetl(field 1), offset2(field 2), offset3(field 3)
[0094]Address3(for N2), offsetl(field 1), offset2(field 2)
[0095]Address4(for N3), offsetl(field 1), offset2(field 2), offset3(field 3)
[0096]其中，Addressl為D1的首地址，offsetl為D1中的待預(yù)取數(shù)據(jù)1的相對偏移地址，offset2為D1中的待預(yù)取數(shù)據(jù)2的相對偏移地址。
[0097]Address2為D2的首地址，offsetl為D2中的待預(yù)取數(shù)據(jù)1的相對偏移地址，offset2為D2中的待預(yù)取數(shù)據(jù)2的相對偏移地址，offset3為D2中的待預(yù)取數(shù)據(jù)3的相對偏移地址。
[0098]Address3為D3的首地址，offsetl為D3中的待預(yù)取數(shù)據(jù)1的相對偏移地址，offset2為D3中的待預(yù)取數(shù)據(jù)2的相對偏移地址。
[0099]Address4為D4的首地址，offsetl為D4中的待預(yù)取數(shù)據(jù)1的相對偏移地址，offset2為D4中的待預(yù)取數(shù)據(jù)2的相對偏移地址，offset3為D4中的待預(yù)取數(shù)據(jù)3的相對偏移地址。
[0100]因此，如圖7所示，CPU中的高速緩沖存儲器的預(yù)取邏輯能夠根據(jù)上述地址列表信息包括的至少兩個待預(yù)取數(shù)據(jù)的基地址和相對偏移地址，計算至少兩個待預(yù)取數(shù)據(jù)在內(nèi)存中的地址，將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中。這樣占用CPU的運算單元的處理時間的僅有一個啟動硬件預(yù)取邏輯的操作，即啟動預(yù)取指令的操作。CPU性能會比現(xiàn)有技術(shù)針對每個離散待預(yù)取數(shù)據(jù)需要一條預(yù)取指令的方案有大幅度的提升，節(jié)省了處理器資源，降低軟件開發(fā)的復(fù)雜度。
[0101]需要說明的是，本發(fā)明實施例提供的預(yù)取方法中，CPU執(zhí)行一條預(yù)取指令能夠預(yù)取到高速緩沖存儲器的數(shù)據(jù)的個數(shù)并沒有上限，可以是幾萬個，乃至幾十萬個。只要地址列表信息中包括這些數(shù)據(jù)在內(nèi)存中的地址即可。CPU執(zhí)行一條預(yù)取指令所預(yù)取到高速緩沖存儲器中的數(shù)據(jù)的個數(shù)越多，節(jié)省的處理器資源也就越多。
[0102]需要補充的是，本發(fā)明實施例所提到的待預(yù)取數(shù)據(jù)的大小可以是小于等于一個高速緩存行的大小，這種數(shù)據(jù)在預(yù)取時只占用一條高速緩存行；待預(yù)取數(shù)據(jù)的大小也可以大于一個高速緩存行的大小，這種數(shù)據(jù)在預(yù)取時占用多條高速緩存行。
[0103]本發(fā)明實施例提供一種數(shù)據(jù)的預(yù)取方法，通過中央處理器CPU獲取預(yù)取指令，其中，所述預(yù)取指令包括地址列表信息的標識，所述預(yù)取指令用于觸發(fā)所述CPU將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中，所述至少兩個待預(yù)取數(shù)據(jù)為離散數(shù)據(jù)；所述CPU根據(jù)所述地址列表信息的標識，獲取所述地址列表信息；所述CPU根據(jù)所述地址列表信息，將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中?；谏鲜鰧嵤├拿枋觯珻PU能夠獲取預(yù)取指令，根據(jù)預(yù)取指令查找到所述地址列表信息，并根據(jù)地址列表信息將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中。由于至少兩個待預(yù)取數(shù)據(jù)為離散數(shù)據(jù)，與傳統(tǒng)的一條預(yù)取指令只能根據(jù)該預(yù)取指令所指示的一個地址將數(shù)據(jù)預(yù)取到高速緩沖存儲器中的方法相比，能夠通過執(zhí)行一條預(yù)取指令實現(xiàn)將多個離散的數(shù)據(jù)預(yù)取到高速緩沖存儲器中，節(jié)省了處理器資源，降低軟件開發(fā)的復(fù)雜度。
[0104]本發(fā)明實施例提供一種中央處理器CPU，如圖8所示，CPU用于執(zhí)行以上方法中的CHJ所執(zhí)行的步驟。CPU可以包括相應(yīng)步驟所對應(yīng)的模塊。示例性的，可以包括獲取模塊10和預(yù)取模塊11。
[0105]獲取模塊10，用于獲取預(yù)取指令，其中，預(yù)取指令包括地址列表信息的標識，預(yù)取指令用于觸發(fā)CPU將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中，至少兩個待預(yù)取數(shù)據(jù)為離散數(shù)據(jù)。
[0106]獲取模塊10，還用于在獲取模塊10獲取預(yù)取指令后，獲取地址列表信息。
[0107]預(yù)取模塊11，用于在獲取模塊10獲取地址列表信息后，根據(jù)地址列表信息，將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中。
[0108]可選的，地址列表信息包括至少兩個待預(yù)取數(shù)據(jù)在內(nèi)存中的地址信息。
[0109]預(yù)取模塊11，具體用于在獲取模塊10獲取地址列表信息后，根據(jù)地址列表信息中至少兩個待預(yù)取數(shù)據(jù)在內(nèi)存中的地址信息，將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中。
[0110]可選的，對于至少兩個待預(yù)取數(shù)據(jù)中的任意一個待預(yù)取數(shù)據(jù)，待預(yù)取數(shù)據(jù)在內(nèi)存中的地址信息包括基地址和相對偏移地址，其中，基地址為待預(yù)取數(shù)據(jù)所屬的數(shù)據(jù)結(jié)構(gòu)的首地址，相對偏移地址為待預(yù)取數(shù)據(jù)在數(shù)據(jù)結(jié)構(gòu)的地址相對于數(shù)據(jù)結(jié)構(gòu)的首地址的偏移量。
[0111]可選的，如圖9所示，預(yù)取模塊11，具體包括計算子模塊110和預(yù)取子模塊111。
[0112]計算子模塊110，用于在獲取模塊10獲取地址列表信息后，根據(jù)至少兩個待預(yù)取數(shù)據(jù)的基地址和相對偏移地址，計算至少兩個待預(yù)取數(shù)據(jù)在內(nèi)存中的地址。
[0113]預(yù)取子模塊111，用于在計算子模塊110計算至少兩個待預(yù)取數(shù)據(jù)在內(nèi)存中的地址后，將至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中。
[0114]可以理解的是，本發(fā)明實施例的CPU可以對應(yīng)于上述如圖4至圖7任意之一的實施例的預(yù)取方法中的CPU，并且本發(fā)明實施例的CPU中的各個單元的劃分和/或功能等均是為了實現(xiàn)如圖4至圖7任意之一所示的方法流程，為了簡潔，在此不再贅述。
[0115]可選的，作為本發(fā)明的另一個實施例，獲取模塊10的功能可以由接收器實現(xiàn)，預(yù)取模塊11的功能可以由處理器實現(xiàn)。
[0116]本發(fā)明實施例提供一種CPU，包括獲取模塊和預(yù)取模塊；獲取模塊，用于獲取預(yù)取指令，其中，預(yù)取指令包括地址列表信息的標識，預(yù)取指令用于觸發(fā)CPU將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中，至少兩個待預(yù)取數(shù)據(jù)為離散數(shù)據(jù)；獲取模塊，還用于在獲取模塊獲取預(yù)取指令后，獲取地址列表信息；預(yù)取模塊，用于在獲取模塊獲取地址列表信息后，根據(jù)地址列表信息，將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中?；谏鲜鰧嵤├拿枋?，CPU能夠獲取預(yù)取指令，根據(jù)預(yù)取指令查找到地址列表信息，并根據(jù)地址列表信息將內(nèi)存中的至少兩個待預(yù)取數(shù)據(jù)預(yù)取到高速緩沖存儲器中。由于至少兩個待預(yù)取數(shù)據(jù)為離散數(shù)據(jù)，與傳統(tǒng)的一條預(yù)取指令只能根據(jù)該預(yù)取指令所指示的一個地址將數(shù)據(jù)預(yù)取到高速緩沖存儲器中的方法相比，能夠通過執(zhí)行一條預(yù)取指令實現(xiàn)將多個離散的數(shù)據(jù)預(yù)取到高速緩沖存儲器中，節(jié)省了處理器資源，降低軟件開發(fā)的復(fù)雜度。
[0117]本發(fā)明實施例還提供一種終端，如圖10所示，該終端包括:存儲器20、處理器21、通信接口 22和系統(tǒng)總線23。
[0118]存儲器20、處理器21和通信接口 22通過系統(tǒng)總線23連接，存儲器20用于存儲一些計算機指令，處理器21用于執(zhí)行計算機指令，以使終端執(zhí)行如圖4至圖7任意之一的預(yù)取方法。具體的預(yù)取方法可參見上述如圖4至圖7任意之一所示的實施例中的相關(guān)描述，此處不再贅述。
[0119]處理器21可以為中央處理器(central processing unit，CPU)。處理器21還可以為其他通用處理器、數(shù)字信號處理器(digital signal processing，DSP)、專用集成電路(applicat1n specific integrated circuit，ASIC)、現(xiàn)場可編程門陣列(field-programmable gate array，F(xiàn)PGA)或者其他可編程邏輯器件、分立門或者晶體管邏輯器件、分立硬件組件等。通用處理器可以是微處理器或者該處理器也可以是任何常規(guī)的處理器等。
[0120]如圖11所示，處理器21中包括