一種基于vpx總線的腦神經(jīng)信號實時并行處理系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及腦信號處理技術(shù)領(lǐng)域，具體涉及一種基于VPX總線的腦神經(jīng)信號實時并行處理系統(tǒng)。
【背景技術(shù)】
[0002]植入式腦機接口是目前國際研究的熱點，相關(guān)的研究成果和進展不斷刷新人們對于腦信號處理的認識。2003年，Carmena等人將微絲電極埋植在猴子額頂頁皮層區(qū)域，利用采集到的神經(jīng)信號成功的控制機械手完成了伸抓動作。2012年，布朗大學(xué)的Donoghue團隊發(fā)布自己的研究成果，一名植入神經(jīng)電極的癱瘓病人利用大腦神經(jīng)信號控制機械手抓起放置在桌子上的杯子，并將其送到自己嘴邊實現(xiàn)了自主喝咖啡。2014年，浙江大學(xué)求是高等研究院與浙江大學(xué)醫(yī)學(xué)院附屬第二醫(yī)院合作，成功實現(xiàn)了國內(nèi)首例意念控制機械手。
[0003]盡管植入式腦機接口研究取得了很大進展，但仍存在一些需要解決的問題。現(xiàn)在的腦信號處理平臺，不但需要解碼出來的信息十分精確，對解碼本身也具有實時性的要求。由于神經(jīng)系統(tǒng)是一個高度復(fù)雜的非線性系統(tǒng)，需要復(fù)雜的算法才能實現(xiàn)精確解碼，而復(fù)雜的算法通常具有較大的計算量，這就對腦信號處理平臺的計算性能提出了很高的要求。另一方面為了準確解析神經(jīng)活動中蘊含的信息，需要在時間和空間上盡可能多的記錄神經(jīng)集群活動，使得需要處理的數(shù)據(jù)規(guī)模非常龐大，并且包含有冗余信息，對系統(tǒng)解碼的速度、精度和實時性都提出了挑戰(zhàn)。高維度的神經(jīng)數(shù)據(jù)增加了系統(tǒng)的計算復(fù)雜度，給腦機接口系統(tǒng)的低功耗和便攜式的實現(xiàn)帶來困難。
[0004]目前應(yīng)用廣泛的腦信號處理平臺主要是PC機，由數(shù)據(jù)采集模塊采集到原始的神經(jīng)信號并作信號預(yù)處理后傳輸?shù)絇C機中，信號處理算法運行在PC機上，負責(zé)對神經(jīng)信號進行建模和分析。但是這樣的系統(tǒng)不夠靈活，耗能較高，而且算法計算的速度受到PC計算的限制，實時性較差。
[0005]當前也有一些大型計算機和巨型計算機用于海量數(shù)據(jù)處理，雖然這些計算機的數(shù)據(jù)處理能力很強，數(shù)據(jù)吞吐量很大，但是由于體積龐大，價格昂貴，功耗高，數(shù)量少，很難廣泛應(yīng)用于通用高性能數(shù)據(jù)處理。
[0006]在數(shù)字信號處理領(lǐng)域中，分布式計算，數(shù)據(jù)的高速、高帶寬交換是提高系統(tǒng)處理速度的關(guān)鍵技術(shù)之一。隨著總線技術(shù)的不斷發(fā)展，傳統(tǒng)的并行總線應(yīng)用越來越少，而新一代的串行總線，如Rapid1，其傳輸速率可以達到lOGbps，這使得其在高速信號處理領(lǐng)域得到了廣泛的應(yīng)用。
[0007]VPX是基于VME和高速串行總線的不斷應(yīng)用發(fā)展起來的，它對VME總線架構(gòu)進行了重大改進，能夠滿足對于堅固性、多核處理器計算、DSP數(shù)據(jù)處理、多種串行技術(shù)(Rapid1/PCIe等)集成應(yīng)用的環(huán)境。開展基于多核處理器的高性能數(shù)據(jù)處理平臺研究具有重要工程價值與理論指導(dǎo)意義。VPX架構(gòu)、多核處理器以及基于FPGA的系統(tǒng)將改變高性能數(shù)據(jù)處理平臺的發(fā)展方向。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提供了一種基于VPX總線的腦神經(jīng)信號實時并行處理系統(tǒng)，能發(fā)揮多核處理器計算性能強、互聯(lián)帶寬高、功耗低的特性。
[0009]—種基于VPX總線的腦神經(jīng)信號實時并行處理系統(tǒng)，包括:
[0010]神經(jīng)信號采集子系統(tǒng)，用于進行腦神經(jīng)數(shù)據(jù)的采集以及預(yù)處理；
[0011]主控子系統(tǒng)，與神經(jīng)信號采集子系統(tǒng)通信連接，用于接收腦神經(jīng)數(shù)據(jù)，進行腦神經(jīng)數(shù)據(jù)計算的任務(wù)分配，以及腦神經(jīng)數(shù)據(jù)處理結(jié)果的輸出；
[0012]數(shù)據(jù)交換子系統(tǒng)，與主控子系統(tǒng)通信連接，用于完成腦神經(jīng)數(shù)據(jù)的傳輸；
[0013]算法計算子系統(tǒng)，與數(shù)據(jù)交換子系統(tǒng)通信連接，用于計算主控子系統(tǒng)分配的任務(wù)，將計算結(jié)果返回至主控子系統(tǒng)。
[0014]本發(fā)明提供的腦神經(jīng)信號實時并行處理系統(tǒng)是一種以多核處理器和浮點運算處理器為核心而構(gòu)建的嵌入式平臺，能夠?qū)崿F(xiàn)高通量的腦神經(jīng)信號的采集和實時并行處理，整個系統(tǒng)采用Rapid1總線技術(shù)構(gòu)建，并可以進一步擴展，具有強大的數(shù)據(jù)交換能力和信號實時并行處理能力。
[0015]作為優(yōu)選，所述腦神經(jīng)信號采集子系統(tǒng)至少有一個，各腦神經(jīng)信號采集子系統(tǒng)并行;所述算法計算子系統(tǒng)至少有一個，各算法計算子系統(tǒng)并行。
[0016]各腦神經(jīng)信號采集子系統(tǒng)同時進行不同對象的腦神經(jīng)信號采集，實現(xiàn)高通量的腦神經(jīng)?目號米集。
[0017]各算法計算子系統(tǒng)同時對主控子系統(tǒng)分配的任務(wù)進行計算，并將計算結(jié)果實時返回至主控子系統(tǒng)。
[0018]作為優(yōu)選，每個腦神經(jīng)信號采集子系統(tǒng)包括:FPGA、無線通訊芯片、和光纖收發(fā)芯片。
[0019]所述腦神經(jīng)信號采集子系統(tǒng)還包括高精度A/D芯片、光電轉(zhuǎn)換模塊以及前置轉(zhuǎn)接器。所述腦神經(jīng)信號采集子系統(tǒng)完成腦神經(jīng)信號的采集、預(yù)處理和數(shù)據(jù)的傳輸，數(shù)據(jù)的傳輸可以通過有線或無線的方式進行。
[0020]所述腦神經(jīng)信號采集子系統(tǒng)可通過光電模塊與外部實現(xiàn)光纖互連，有效隔離噪聲，同時通過無線的方式進行腦神經(jīng)數(shù)據(jù)的傳輸。
[0021]作為優(yōu)選，所述主控子系統(tǒng)包括:Rapid 10交換芯片、通過Rapid 10接口與Rapid10交換芯片相連的多核DSP+ARM處理器、千兆以太網(wǎng)芯片、無線通訊芯片、光纖收發(fā)芯片和監(jiān)管接口。
[0022]主控子系統(tǒng)完成腦神經(jīng)數(shù)據(jù)的接收，計算任務(wù)的分配，計算任務(wù)的動態(tài)重組，以及處理結(jié)果的輸出等功能。主控子系統(tǒng)內(nèi)部的多核DSP+ARM處理器通過Rapid 10接口與Rapid10交換芯片相連，實現(xiàn)和數(shù)據(jù)交換子系統(tǒng)之間的高帶寬數(shù)據(jù)交換和命令傳輸。
[0023]作為優(yōu)選，每個算法計算子系統(tǒng)包括:Rapid10交換芯片、通過Rapid 10接口與Rapid 10交換芯片相連的多核浮點運算處理器、千兆以太網(wǎng)芯片和監(jiān)管接口。
[0024]算法計算子系統(tǒng)用于完成多種腦神經(jīng)處理算法的實時并行計算和數(shù)據(jù)傳輸。多核浮點運算處理器具有硬件加速單元，實現(xiàn)腦神經(jīng)信號處理算法的快速高效計算。
[0025]作為優(yōu)選，所述數(shù)據(jù)交換子系統(tǒng)包括:FPGA、千兆以太網(wǎng)交換機、Rapid10交換機和監(jiān)管接口。
[0026]數(shù)據(jù)交換子系統(tǒng)通過串行總線實現(xiàn)主控子系統(tǒng)和算法子系統(tǒng)之間的高速數(shù)據(jù)交換和命令傳輸。
[0027]每個算法計算子系統(tǒng)的監(jiān)管接口與主控子系統(tǒng)的監(jiān)管接口之間利用串行總線連接，每個算法計算子系統(tǒng)的監(jiān)管接口與數(shù)據(jù)交換子系統(tǒng)的監(jiān)管接口之間利用串行總線連接，所述串行總線為I2C低速串行總線，或UART低速串行總線。監(jiān)管接口之間的通訊實現(xiàn)控制命令傳輸和子系統(tǒng)運行檢測等功能。
[0028]本發(fā)明提供的腦神經(jīng)信號實時并行處理系統(tǒng)基于VPX總線機箱，主控子系統(tǒng)、算法計算子系統(tǒng)、數(shù)據(jù)交換子系統(tǒng)采用模塊化設(shè)計，整個系統(tǒng)的計算處理性能強，便攜性好，具備優(yōu)異的低功耗性能，單瓦特能效比達到1.92GFlops/W，具備lOGbps高速串行總線互聯(lián)。
【附圖說明】
[0029]圖1為本發(fā)明腦神經(jīng)信號實時并行處理系統(tǒng)的組成示意框圖；
[0030]圖2為本發(fā)明中主控子系統(tǒng)的示意框圖；
[0031]圖3為本發(fā)明中算法計算子系統(tǒng)的示意框圖；
[0032]圖4為本發(fā)明中腦神經(jīng)信號采集子系統(tǒng)的示意框圖；
[0033]圖5為本發(fā)明中數(shù)據(jù)交換子系統(tǒng)的示意框圖。
【具體實施方式】
[0034]下面結(jié)合附圖和實例，對本發(fā)明基于VPX總線的高通量腦神經(jīng)信號實時并行處理系統(tǒng)進行詳細說明。
[0035]如圖1所示，一種基于VPX總線的高通量腦神經(jīng)信號實時并行處理系統(tǒng)包括:腦神