算術(shù)電路和用于算術(shù)電路的控制方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及算術(shù)電路和用于算術(shù)電路的控制方法。
【背景技術(shù)】
[0002]已經(jīng)積極地促進(jìn)了使得能夠高速算術(shù)處理的處理器的開(kāi)發(fā)。安裝在進(jìn)行高性能計(jì)算的信息處理設(shè)備上的處理器采用用于提高算術(shù)處理的速度的各種技術(shù)。作為用于通過(guò)并行進(jìn)行多種處理來(lái)提高算術(shù)處理的速度的技術(shù)，存在用于使用一個(gè)命令來(lái)對(duì)多個(gè)數(shù)據(jù)同時(shí)并行執(zhí)行相同的算術(shù)處理的單指令多數(shù)據(jù)流(SMD)處理系統(tǒng)。
[0003]SIMD處理器包括多個(gè)S頂D算術(shù)元件并且對(duì)多個(gè)數(shù)據(jù)并行執(zhí)行一個(gè)命令。特別地，在近幾年的處理器中，趨向于增大Sn?算術(shù)元件的數(shù)目以進(jìn)一步提高速度。
[0004]在下述簡(jiǎn)單處理的情況下，SMD處理器通過(guò)對(duì)單個(gè)命令進(jìn)行解碼以及對(duì)多個(gè)數(shù)據(jù)進(jìn)行并行的算術(shù)處理來(lái)獲得高速算術(shù)處理，所述簡(jiǎn)單處理包括:對(duì)一個(gè)命令進(jìn)行解碼；將命令的處理目標(biāo)數(shù)據(jù)輸入至多個(gè)Sn?算術(shù)元件；以及對(duì)數(shù)據(jù)并行進(jìn)行算術(shù)處理。在日本公開(kāi)特許公報(bào)N0.2002-229962中公開(kāi)了該Sn?。
[0005]然而，當(dāng)不進(jìn)行簡(jiǎn)單處理時(shí)，例如，當(dāng)由Sn?算術(shù)元件生成的算術(shù)結(jié)果經(jīng)受由其他SIMD算術(shù)元件進(jìn)行的算術(shù)處理時(shí)，需要進(jìn)行對(duì)SIMD算術(shù)元件中的數(shù)據(jù)的交換和分發(fā)。這往往會(huì)降低算術(shù)處理的效率。因此，需要在多個(gè)S頂D算術(shù)元件中進(jìn)行數(shù)據(jù)交換等的元件間算術(shù)電路。
[0006]然而，根據(jù)S頂D處理器的S頂D寬度的增大，大量的S頂D算術(shù)元件例如4個(gè)S頂D算術(shù)元件、8個(gè)SIMD算術(shù)元件或16個(gè)SIMD算術(shù)元件被安裝在算術(shù)處理設(shè)備的集成電路基板上。因此，在元件間算術(shù)電路中，需要在集成電路基板上的較大范圍內(nèi)提供數(shù)據(jù)布線。因此，增大了元件間算術(shù)電路的電路尺寸。

【發(fā)明內(nèi)容】

[0007]因此，根據(jù)實(shí)施例的第一方面的目的是提供一種抑制電路尺寸并且進(jìn)行各種元件間算術(shù)運(yùn)算的算術(shù)電路和用于該算術(shù)電路的控制方法。
[0008]一種算術(shù)電路，包括:
[0009]第一元件電路至第N元件電路，其中，N為等于或大于3的整數(shù)，所述第一元件電路至所述第N元件電路分別包括:
[0010]輸入電路，該輸入電路被配置成輸入第一操作數(shù)數(shù)據(jù)和第二操作數(shù)數(shù)據(jù)；以及[0011 ] 元件數(shù)據(jù)選擇器，該元件數(shù)據(jù)選擇器被配置成基于請(qǐng)求元件信號(hào)來(lái)選擇元件電路中的任何元件電路的操作數(shù)數(shù)據(jù)；以及
[0012]數(shù)據(jù)總線，該數(shù)據(jù)總線被配置成將通過(guò)元件電路輸入的操作數(shù)數(shù)據(jù)從元件電路的輸入電路供應(yīng)給元件電路的元件數(shù)據(jù)選擇器，其中，
[0013]當(dāng)控制信號(hào)處于第一狀態(tài)時(shí)，第一元件電路至第N元件電路中的元件數(shù)據(jù)選擇器分別基于包括在第二操作數(shù)數(shù)據(jù)中的請(qǐng)求元件信號(hào)來(lái)選擇元件電路中的任何元件電路的第一操作數(shù)數(shù)據(jù)并且輸出該第一操作數(shù)數(shù)據(jù)，以及
[0014]第一元件電路至第N元件電路分別包括:
[0015]操作數(shù)選擇器，該操作數(shù)選擇器被配置成在控制信號(hào)處于第二狀態(tài)時(shí)基于元件電路的元件編號(hào)和移位量來(lái)選擇第一操作數(shù)數(shù)據(jù)或第二操作數(shù)數(shù)據(jù)并且將所選擇的操作數(shù)數(shù)據(jù)輸出至數(shù)據(jù)總線；以及
[0016]用于元件連接左移的加法器，該用于元件連接左移的加法器被配置成基于元件電路的元件編號(hào)和移位量來(lái)生成請(qǐng)求元件信號(hào)。根據(jù)第一方面，可以抑制電路尺寸并且進(jìn)行各種元件間算術(shù)運(yùn)算。
【附圖說(shuō)明】
[0017]圖1是示出實(shí)施例中的算術(shù)電路和Sn?運(yùn)算器的圖。
[0018]圖2是示出本實(shí)施例中的全元件排列的算術(shù)電路的示例的圖。
[0019]圖3是示出本實(shí)施例中的元件連接左移的算術(shù)電路的示例的圖。
[0020]圖4是示出本實(shí)施例中的元件求和掩蔽的算術(shù)電路的示例的圖。
[0021]圖5是示出本實(shí)施例中的元件壓縮的算術(shù)電路的示例的圖。
[0022]圖6是示出進(jìn)行全元件排列的算術(shù)電路AL10-1的左半側(cè)的圖。
[0023]圖7是示出進(jìn)行全元件排列的算術(shù)電路AL10-1的右半側(cè)的圖。
[0024]圖8是示出進(jìn)行元件連接左移的算術(shù)電路AL10-2的左半側(cè)的圖。
[0025]圖9是示出進(jìn)行元件連接左移的算術(shù)電路AL10-2的右半側(cè)的圖。
[0026]圖1OA至圖1OC是用于闡述加法器CSL_Adder的運(yùn)算的邏輯值表。
[0027]圖11是示出進(jìn)行元件求和掩蔽的算術(shù)電路AL10-3的左半側(cè)的圖。
[0028]圖12是示出進(jìn)行元件求和掩蔽的算術(shù)電路AL10-3的右半側(cè)的圖。
[0029]圖13是示出進(jìn)行元件壓縮的算術(shù)電路AL10-4的左半側(cè)的圖。
[0030]圖14是示出進(jìn)行元件壓縮的算術(shù)電路AL10-4的右半側(cè)的圖。
[0031]圖15A至圖15D是示出壓縮解碼器Compress的邏輯值表的圖。
[0032]圖16是示出本實(shí)施例中的具有所有功能的算術(shù)電路的左側(cè)的圖。
[0033]圖17是示出本實(shí)施例中的具有所有功能的算術(shù)電路的右側(cè)的圖。
【具體實(shí)施方式】
[0034][實(shí)施例的概述]
[0035]圖1是示出實(shí)施例中的算術(shù)電路和Sn?運(yùn)算器的圖。在圖1中，示出了設(shè)置在處理器中的4-snffi運(yùn)算器。4-snffi運(yùn)算器包括分別包括運(yùn)算器ALi的4個(gè)Sn?算術(shù)元件E_#0、E_#U E_#2和E_#3o作為示例，SIMD寬度被設(shè)置成4(4個(gè)SMD)。S頂D運(yùn)算器包括至少2個(gè)S頂D算術(shù)元件。S頂D運(yùn)算器可以是例如包括8個(gè)S頂D算術(shù)元件的8-S頂D運(yùn)算器或者可以是16-sn?運(yùn)算器。
[0036]SIMD算術(shù)元件E_#0至E_#3包括:保存第一操作數(shù)數(shù)據(jù)和第二操作數(shù)數(shù)據(jù)的第一操作數(shù)寄存器OPl和第二操作數(shù)寄存器0P2、接收第一操作數(shù)數(shù)據(jù)的輸入和第二操作數(shù)數(shù)據(jù)的輸入并且進(jìn)行算術(shù)運(yùn)算的運(yùn)算器AL1、保存運(yùn)算器ALl的算術(shù)運(yùn)算結(jié)果的結(jié)果寄存器R3、保存由結(jié)果寄存器R3保存的數(shù)據(jù)的重命名寄存器R2以及保存由重命名寄存器R2保存的數(shù)據(jù)的SM)寄存器Rl。
[0037]SIMD算術(shù)元件還包括:在第一操作數(shù)寄存器OPl和第二操作數(shù)寄存器0P2的前級(jí)處的對(duì)結(jié)果寄存器R3、重命名寄存器R2以及SHffi寄存器Rl中任一寄存器進(jìn)行選擇的兩種選擇器SA和SB;以及對(duì)多個(gè)運(yùn)算器ALl的輸出進(jìn)行選擇的選擇器SC。還可以設(shè)想從結(jié)果寄存器R3至其他部件的數(shù)據(jù)轉(zhuǎn)發(fā)。然而，在本實(shí)施例中未提及數(shù)據(jù)轉(zhuǎn)發(fā)。
[0038]第一操作數(shù)寄存器OPl的操作數(shù)數(shù)據(jù)和第二操作數(shù)寄存器0P2的操作數(shù)數(shù)據(jù)是例如64位。類似地，SIMD寄存器R1、重命名寄存器R2和結(jié)果寄存器R3也具有64位寬度。然而，該實(shí)施例不限于64位寬度。
[0039]進(jìn)入保留站(未示出)的S頂D命令被輸入至多個(gè)S頂D算術(shù)元件。多個(gè)S頂D元件中的運(yùn)算器ALl分別進(jìn)行對(duì)多個(gè)第一操作數(shù)數(shù)據(jù)和第二操作數(shù)數(shù)據(jù)對(duì)的算術(shù)運(yùn)算并且將算術(shù)運(yùn)算結(jié)果存儲(chǔ)在相應(yīng)的結(jié)果寄存器R3中。重命名寄存器R2是臨時(shí)保存數(shù)據(jù)以使運(yùn)算器ALl分別不按順序?qū)Χ鄠€(gè)命令進(jìn)行算術(shù)運(yùn)算并且按順序輸出命令的寄存器。
[0040]處理器包括被設(shè)置成橫越4個(gè)Sn?算術(shù)元件E_#0至E_#3的元件間算術(shù)電路ALlO0算術(shù)電路ALlO接收在S頂D算術(shù)元件E_#0至E_#3中的第一操作數(shù)寄存器OPl和第二操作數(shù)寄存器0P2中的第一操作數(shù)數(shù)據(jù)的輸入和第二操作數(shù)數(shù)據(jù)的輸入，并且執(zhí)行例如以下所闡述的算術(shù)運(yùn)算。算術(shù)電路ALlO進(jìn)行例如(I)元件間數(shù)據(jù)替換(元件排列)，(2)用于對(duì)元件的數(shù)據(jù)進(jìn)行連接(concatenate)并且將數(shù)據(jù)向左移的元件連接左移(元件連接左移)，⑶用于將元件的數(shù)據(jù)進(jìn)行相加的元件相加掩蔽(元件求和掩蔽)，以及⑷用于壓縮和布置元件的數(shù)據(jù)的元件數(shù)據(jù)壓縮(元件壓縮)。算術(shù)電路ALlO的算術(shù)運(yùn)算結(jié)果被輸出至SHffi算術(shù)元件中的結(jié)果寄存器R3。
[0041]如上所述，元件間算術(shù)電路ALlO進(jìn)行基本算術(shù)處理例如重新布置4個(gè)S頂D算術(shù)元件中的數(shù)據(jù)、掩蔽任何元件的數(shù)據(jù)、以及廣播(broadcast)以將任何元件的數(shù)據(jù)分發(fā)至所有元件。此外，元件間算術(shù)電路ALlO還對(duì)元件的數(shù)據(jù)進(jìn)行相加運(yùn)算、特定的重新布置處理等。因此，元件間算術(shù)電路AL1通過(guò)包括兩個(gè)或更多個(gè)Sn?算術(shù)元件的Sn?運(yùn)算器來(lái)充分利用高速并行處理的優(yōu)點(diǎn)。
[0042]圖2是示出本實(shí)施例中的全元件排列的算術(shù)電路的示例的圖。算術(shù)電路AL10-1包括選擇器SI，該選擇器SI選擇存儲(chǔ)在4個(gè)S頂D算術(shù)元件E_#0至E_#3的第一操作數(shù)寄存器OPl中的數(shù)據(jù)中的任一數(shù)據(jù)并且將該數(shù)據(jù)輸出至4個(gè)SHffi算術(shù)元件的結(jié)果寄存器R3中的任一結(jié)果寄存器。例如，選擇器Si被設(shè)置成與相應(yīng)的4個(gè)Sn?算術(shù)元件對(duì)應(yīng)并且將所選擇的數(shù)據(jù)輸出至相應(yīng)的結(jié)果寄存器R3。選擇器SI的選擇信號(hào)可以包括在例如第二操作數(shù)寄存器0P2中的第二操作數(shù)數(shù)據(jù)中。在第一操作數(shù)寄存器OPl與4個(gè)S頂D算術(shù)元件的選擇器SI的輸入之間需要用于數(shù)據(jù)傳輸?shù)臄?shù)據(jù)總線。
[0043]由于設(shè)置了選擇器SI，因此，算術(shù)電路AL10-1對(duì)SHffi算術(shù)元件中的數(shù)據(jù)進(jìn)行重新布置并且進(jìn)行廣播以將任何S頂D算術(shù)元件的數(shù)據(jù)分發(fā)至所有S頂D算術(shù)元件。
[0044]此外，如下所述，通過(guò)設(shè)置對(duì)選擇器SI的輸出或全零數(shù)據(jù)進(jìn)行選擇的掩蔽選擇器，可以將任何SMD算術(shù)元件的數(shù)據(jù)掩蔽為全零數(shù)據(jù)。
[0045]圖3是示出本實(shí)施例中的元件連接左移的算術(shù)電路的示例的圖。算術(shù)電路AL10-2將數(shù)目與元件的數(shù)目X2相等的數(shù)據(jù)向左移任何數(shù)目的元件并且按照元件編號(hào)從高至低的順序?qū)⒃摂?shù)據(jù)存儲(chǔ)在SHffi算術(shù)元件的結(jié)果寄存器R3中，所述元件的數(shù)目X 2是通過(guò)將SIMD算術(shù)元件中的每個(gè)S頂D算術(shù)元件的兩個(gè)操作數(shù)數(shù)據(jù)進(jìn)行組合而獲得的。
[0046]算術(shù)電路AL10-2包括左移電路SL，該左移電路SL將S頂D算術(shù)元件的第一操作數(shù)寄存器OPl的數(shù)據(jù)和第二操作數(shù)寄存器0P2的數(shù)據(jù)在其中所述數(shù)據(jù)被組合的狀態(tài)下向左移任何移位量。左移電路SL的輸出按順序被存儲(chǔ)在4個(gè)S頂D算術(shù)元件的結(jié)果寄存器R3中。移位量的數(shù)據(jù)(未示出)被提供給左移電路SL。
[0047]例如，當(dāng)移位量為2時(shí)，算術(shù)電路AL10-2分別將element#〗的第一操作數(shù)數(shù)據(jù)、element#3的第一操作數(shù)數(shù)據(jù)、element#0的第二操作數(shù)數(shù)據(jù)以及element#l的第二操作數(shù)數(shù)據(jù)傳