設(shè)計(jì)方法，在設(shè)計(jì)模擬譯碼電路時(shí)建立了模擬譯碼 電路的混合行為/結(jié)構(gòu)抽象模型，利用模擬迭代譯碼網(wǎng)絡(luò)的混合行為/結(jié)構(gòu)抽象模型進(jìn)行仿 真實(shí)驗(yàn)，將晶體管級(jí)別參數(shù)和系統(tǒng)級(jí)別特性聯(lián)系起來，用于模擬譯碼電路的系統(tǒng)性能驗(yàn)證， 并為復(fù)雜譯碼電路優(yōu)化設(shè)計(jì)提供指導(dǎo)準(zhǔn)則。
[0244] 下述給出了模擬譯碼電路設(shè)計(jì)方法實(shí)現(xiàn)的步驟。具體地，對(duì)于確定的糾錯(cuò)碼方案， 參見圖8,模擬譯碼電路設(shè)計(jì)方法的實(shí)現(xiàn)步驟具體如下：
[0245] 步驟A，和積模塊電路設(shè)計(jì)參數(shù)輸入。
[0246] 依據(jù)設(shè)計(jì)輸入?yún)?shù)指導(dǎo)公式：
[0247]
[0248] 對(duì)于確定的譯碼方案，根據(jù)不同設(shè)計(jì)要求，例如芯片面積受限或功耗受限情況，初 步設(shè)定設(shè)計(jì)輸入?yún)?shù)-晶體管尺寸參數(shù)W與L和單元電流Iu。
[0249] 步驟B，和積模塊電路的相關(guān)失配參數(shù)和相關(guān)延遲參數(shù)計(jì)算。
[0250] 依據(jù)設(shè)計(jì)輸入?yún)?shù)，和積模塊電路同時(shí)計(jì)算失配參數(shù)和延遲參數(shù)。
[0251] (a)相關(guān)失配參數(shù)計(jì)算
[0252]依據(jù)和積模塊電路設(shè)計(jì)輸入?yún)?shù)計(jì)算相關(guān)失配參數(shù)，建立考慮失配效應(yīng)影響的和 積模塊電路高級(jí)模型。
[0253] (b)相關(guān)延遲參數(shù)計(jì)算
[0254] 建立和積模塊電路SPICE模型，進(jìn)行階躍響應(yīng)仿真得到時(shí)間常數(shù)來計(jì)算延遲參數(shù) τ，利用延遲參數(shù)τ計(jì)算相關(guān)延遲參數(shù)。
[0255] 步驟C，模擬譯碼電路混合行為/結(jié)構(gòu)模型仿真。
[0256] 將步驟Β得到相關(guān)失配參數(shù)和相關(guān)延遲參數(shù)輸入到混合行為/結(jié)構(gòu)模型，設(shè)置信噪 比SNR和最大迭代次數(shù)，即TD/At，運(yùn)行模擬譯碼電路仿真模型，得到判決結(jié)果。
[0257]步驟D，分析仿真結(jié)果。
[0258] 統(tǒng)計(jì)仿真判決結(jié)果可以得到譯碼系統(tǒng)BER性能，如果滿足系統(tǒng)要求，則完成電路設(shè) 計(jì);如果不滿足系統(tǒng)要求，則需要返回步驟A，修改設(shè)計(jì)輸入?yún)?shù)。
[0259] 本實(shí)施例提出的設(shè)計(jì)方法能夠?qū)⒃O(shè)計(jì)輸入?yún)?shù)（晶體管尺寸參數(shù)和單位電流Iu) 和系統(tǒng)級(jí)別特性(例如BER和收斂時(shí)間）聯(lián)系起來，因此能夠?yàn)殡娐吩O(shè)計(jì)提供優(yōu)化指導(dǎo)方針。
[0260] 具體地，以（40，16)線性分組碼模擬譯碼電路設(shè)計(jì)為例進(jìn)行詳細(xì)說明。其中，圖9是 (40,16)線性分組碼因子圖模型示意圖。
[0261 ] 步驟a.建立(40,16)線性分組碼模擬譯碼電路原理圖。
[0262] 根據(jù)(40，16)線性分組碼檢驗(yàn)矩陣方程H24X4〇= (hij)MXN建立因子圖模型，如圖9所 示，因子圖中變量節(jié)點(diǎn)共有40個(gè)，校驗(yàn)節(jié)點(diǎn)24個(gè)。檢驗(yàn)矩陣方程H24x4〇中hij為1時(shí)，對(duì)應(yīng)變量 節(jié)點(diǎn)I和校驗(yàn)節(jié)點(diǎn)Q之間存在連線，每個(gè)變量節(jié)點(diǎn)的信道輸入概率為p( Zl | Xl)。
[0263] 40個(gè)變量節(jié)點(diǎn)中度數(shù)2的節(jié)點(diǎn)有8個(gè)，度數(shù)為3的節(jié)點(diǎn)有16個(gè)，度數(shù)為5的節(jié)點(diǎn)為8 個(gè)，度數(shù)為7的節(jié)點(diǎn)為8個(gè)。24個(gè)校驗(yàn)節(jié)點(diǎn)中度數(shù)為4的節(jié)點(diǎn)有8個(gè)，度數(shù)為7的節(jié)點(diǎn)有16個(gè)。
[0264] 節(jié)點(diǎn)度數(shù)為節(jié)點(diǎn)輸入/輸出數(shù)目，度數(shù)大于2的節(jié)點(diǎn)可以利用兩輸入、單輸出的基 本和積模塊構(gòu)建。例如，度數(shù)為3的節(jié)點(diǎn)由3個(gè)基本模塊組成，而度數(shù)為4的節(jié)點(diǎn)由6個(gè)基本模 塊組成，度數(shù)為7的節(jié)點(diǎn)由15個(gè)基本模塊組成。度數(shù)為2的節(jié)點(diǎn)一邊輸入為另一邊輸出，所以 省略節(jié)點(diǎn)簡化為連線。
[0265] 因子圖中變量節(jié)點(diǎn)轉(zhuǎn)化為等式約束和積模塊電路，校驗(yàn)節(jié)點(diǎn)轉(zhuǎn)化為奇偶檢驗(yàn)和積 模塊電路，并按照因子圖模型拓?fù)溥B接等式約束和積模塊和奇偶檢驗(yàn)和積模塊之間電路連 線，這樣就完成了（ 40，16)線性分組碼模擬譯碼電路圖設(shè)計(jì)。
[0266] 步驟b. (40，16)線性分組碼模擬譯碼電路性能驗(yàn)證。
[0267] bl.和積模塊電路設(shè)計(jì)參數(shù)
[0268] (40,16)線性分組碼模擬譯碼電路應(yīng)用要求低功耗設(shè)計(jì)，電路功耗要求小于5mW， 因此單位電流Iu設(shè)定為4μΑ。電路采用CSMC 0.35μπι CMOS混合信號(hào)工藝PDK BSM3V3模型， 根據(jù)設(shè)計(jì)輸入?yún)?shù)指導(dǎo)公式
[0269]
[0270] 和積模塊電路中吉爾伯特乘法電路NM0S管Wc/U參數(shù)為16μπι/Ιμπι;歸一化比例電路 PMOS管Wn/Ln參數(shù)為16μηι/1μηι。而電流鏡像MOS管參數(shù)根據(jù)經(jīng)驗(yàn)設(shè)定為Wm/Lm參數(shù)為8μηι/8μηι。 [0271 ] b2.和積模塊電路的失配參數(shù)和延遲參數(shù)計(jì)算
[0272] 依據(jù)電路設(shè)計(jì)輸入?yún)?shù)，和積模塊失配效應(yīng)參數(shù)方差經(jīng)過計(jì)算如下
[0273] 表2和積模塊失配效應(yīng)參數(shù)方差
[0274]
[0275] 分別建立等效約束和積模塊和奇偶校驗(yàn)和積模塊的電路SPICE模型，通過仿真計(jì) 算，得到等效約束和積模塊的延遲為參數(shù)τΕ = 57.04ns，奇偶校驗(yàn)和積模塊延遲參數(shù)τχ = 42.78ns。
[0276] b3.模擬譯碼電路混合行為/結(jié)構(gòu)模型仿真
[0277] 利用MATLAB軟件，依據(jù)考慮失配效應(yīng)和電路動(dòng)態(tài)行為影響因素的模擬譯碼電路網(wǎng) 絡(luò)計(jì)算流程，進(jìn)行模擬譯碼電路BER性能仿真。
[0278] 設(shè)定信道SNR范圍為2dB~6dB，譯碼時(shí)間Td分別為20ns，40ns，60ns，100ns，250ns， 500ns，米樣時(shí)間 Δ t = 2ns。
[0279] b4.分析仿真結(jié)果
[0280]模擬譯碼電路系統(tǒng)BER性能曲線見圖10所示。
[0281] 模擬譯碼電路在譯碼時(shí)間大于200ns時(shí)性能接近理想BP算法，滿足設(shè)計(jì)要求。
[0282] 本發(fā)明第二個(gè)實(shí)施例提供了一種模擬譯碼電路設(shè)計(jì)系統(tǒng)，參見圖11，所述系統(tǒng)包 括：
[0283] 初始電路設(shè)計(jì)單元111，用于根據(jù)預(yù)設(shè)校驗(yàn)矩陣建立譯碼因子圖模型;將所述譯碼 因子圖模型中的節(jié)點(diǎn)轉(zhuǎn)換為對(duì)應(yīng)和積模塊電路，將所述譯碼因子圖模型中的變量節(jié)點(diǎn)轉(zhuǎn)換 為等式約束模塊，將所述譯碼因子圖模型中的校驗(yàn)節(jié)點(diǎn)轉(zhuǎn)換為奇偶校驗(yàn)?zāi)K;根據(jù)所述譯 碼因子圖模型的拓?fù)渫瓿伤龊头e模塊電路之間的連線；
[0284] 輸入?yún)?shù)設(shè)計(jì)單元112,用于根據(jù)預(yù)設(shè)電路設(shè)計(jì)要求以及下述公式設(shè)計(jì)所述和積 模塊電路的輸入?yún)?shù)：
[0285]
[0286] 其中，W/L為吉爾伯特乘法電路晶體管柵極寬長比，Iu為單元電流，Is為工藝相關(guān)電 流;其中，所述和積模塊電路的輸入?yún)?shù)包括W/L和Iu;
[0287] 失配參數(shù)獲取單元113,用于獲取所述和積模塊電路的相關(guān)失配參數(shù)
[0288] 延遲參數(shù)獲取單元114,用于獲取所述和積模塊電路的相關(guān)延遲參數(shù)；
[0289] 仿真單元115,用于根據(jù)所述失配參數(shù)獲取單元得到的相關(guān)失配參數(shù)以及所述延 遲參數(shù)獲取單元得到的相關(guān)延遲參數(shù)，進(jìn)行考慮失配效應(yīng)和電路動(dòng)態(tài)行為影響因素的模擬 譯碼電路模型的計(jì)算過程，得到模擬譯碼電路BER性能仿真結(jié)果；
[0290]控制單元116,用于判斷所述仿真單元得到的BER性能仿真結(jié)果是否滿足預(yù)設(shè)要 求，若是，則控制結(jié)束流程;否則控制所述輸入?yún)?shù)設(shè)計(jì)單元重新設(shè)計(jì)輸入?yún)?shù)，并控制所 述仿真單元繼續(xù)進(jìn)行仿真直至仿真結(jié)果滿足預(yù)設(shè)要求。
[0291] 優(yōu)選地，所述預(yù)設(shè)電路設(shè)計(jì)要求包括:芯片面積受限情況或功耗受限情況；
[0292] 相應(yīng)地，當(dāng)所述預(yù)設(shè)電路設(shè)計(jì)要求為芯片面積受限情況時(shí)，所述輸入?yún)?shù)設(shè)計(jì)單 元112,用于根據(jù)所述芯片面積受限情況確定符合要求的一種W/L，再根據(jù)下述公式設(shè)計(jì)所 述單元電流Iu:
[0293]
[0294] 芻所還f貝墳電蹐墳計(jì)要求為功耗受限情況時(shí)，所述輸入?yún)?shù)設(shè)計(jì)單元，用于根據(jù) 所述功耗受限情況確定符合要求的一種單元電流Ιιι，再根據(jù)下述公式設(shè)計(jì)所述W/L:
[0295]
[0296] 優(yōu)選地，所述失配參數(shù)獲取單元113，具體用于：
[0297] 獲取吉爾伯特乘法電路輸出電流F i,j為：
[0298]
[0299] 其中UPIy為電路輸入電流，^和為吉爾伯特乘法電路失配參數(shù);上式中電 流誤差項(xiàng)和￡i,j均為零均值正態(tài)分布的隨機(jī)變量；
[0300] 以及，獲取歸一化電路輸出電流Iz,k為：
[0301] <Λ-X
…
[0302] 其中I'.k為加法電路輸出電流，^、~和^^為歸一化電路失配參數(shù):上式中電流誤 差項(xiàng)ευ、￡k和ei,k均為零均值正態(tài)分布的隨機(jī)變量。
[0303] 優(yōu)選地，所述延遲參數(shù)獲取單元114,具體用于：
[0304] 利用預(yù)設(shè)延遲模塊對(duì)輸出電流Iz,k進(jìn)行延遲處理，得到輸出電流Γζ為：
[0305] I7z(to+ A t) = (1-exp(- Δ t/τ) )Iz(to)+exp(- Δ t/τ)!7z(to)；
[0306]其中to為初始時(shí)間，△ t為采樣周期，τ為和積模塊電路的延遲參數(shù)；
[0307] 進(jìn)一步簡化為如下離散時(shí)間的微分方程：
[0308]
[0309] 式中η是離散時(shí)間索引，a = l-exp(-At/T)。
[0310]優(yōu)選地，所述仿真單元115,具體用于：
[0311] (1)初始化；
[0312] 根據(jù)信道特征計(jì)算變量節(jié)點(diǎn)外部概率輸入信號(hào)，Xk = 〇, 1，i為變量節(jié)點(diǎn) 標(biāo)號(hào)，i = l，2,…，n;
[0313]
[0314]
[0315]式中Zi為信道輸出，σ2為AWGN信道噪聲方差；
[0316] 同時(shí)設(shè)置校驗(yàn)節(jié)點(diǎn)至變量節(jié)點(diǎn)的信號(hào)為為校驗(yàn)節(jié)點(diǎn)標(biāo) 號(hào)，j = l，2,…，m;
[0317] 對(duì)應(yīng)譯碼電路復(fù)位操作，確保每一幀譯碼過程之前保持一致狀態(tài)；
[0318] ⑵變量節(jié)點(diǎn)至校驗(yàn)節(jié)點(diǎn)的信號(hào)更新，Xk = 0，l，n為離散時(shí)間索引，即考 慮失配效應(yīng)的等效約束電路對(duì)輸入信號(hào)(?)和(?)進(jìn)行處理；
[0319] (3)等效約束電路延遲模塊對(duì)信號(hào)進(jìn)行延遲處理，對(duì)應(yīng)輸出信號(hào)為 Pi^C, i'Xk ) 5 Xk = 〇 , 1 ；
[0320] (4)校驗(yàn)節(jié)點(diǎn)至變量節(jié)點(diǎn)的信號(hào))更新，xk = 0，1，即考慮失配效應(yīng)的奇偶 校驗(yàn)電路對(duì)輸入信號(hào)/d (?)進(jìn)行處理；
[0321] (5)奇偶校驗(yàn)電路延遲模塊對(duì)信號(hào)延遲處理，對(duì)應(yīng)輸出信號(hào)為 Pc'UiMk) 'Xk=o,i；
[0322] (6)計(jì)算各變量節(jié)點(diǎn)輸出的軟判決信息外,^(4)，即考慮失配效應(yīng)的等效約束電 路對(duì)輸入信號(hào)J