元CPU發(fā)出的連續(xù)地址的讀取要求。其中，所謂高速緩沖存儲器模式是控制模塊112令第一以及第二緩沖器組BI與B2高速緩存儲存該主機接口控制器102以第一以及第二緩沖器組BI與B2的多個緩沖器行的尺寸為讀取數(shù)據(jù)長度讀取自該儲存裝置104的數(shù)據(jù)。值得注意的是，如圖1所示，第一緩沖器組BI以及第二緩沖器組B2分別包括8個緩沖器行，如第一緩沖器組BI包括緩沖器行Data_DW0?Data_DW7，第二緩沖器組BI包括緩沖器行Data_DW8?Data_DW15;每個緩沖器行的尺寸舉例而言為4byte;在一實施例中，在開機過程的第一個階段，重復讀取的地址范圍大約是64byte，因此設(shè)置整個第一以及第二緩沖器組BI與B2的尺寸為64byte;中央處理單元CPU所發(fā)出的讀取要求所要求的數(shù)據(jù)舉例而言以4byte為單位，但本發(fā)明并不以此為限。在此實施方式中的高速緩沖存儲器模式下，控制模塊112向儲存裝置104下達的一次讀取命令的讀取數(shù)據(jù)長度不必僅限于中央處理單元CHJ所要求的4byte，而可以是以第一和第二緩沖器組BI和B2的多個緩沖器行的尺寸(如4byte/8byte/16byte)為讀取數(shù)據(jù)長度，具體每次讀取的尺寸例如可經(jīng)由設(shè)置主機接口控制器102中的某個寄存器(未繪示)來設(shè)置，如此可以不必頻繁對儲存裝置104下達讀取指令(如，SPI控制器102需根據(jù)每筆讀取請求對儲存裝置104下達包含一字節(jié)的讀取命令、外加三字節(jié)的讀取地址的讀取指令)而一次讀取多行緩沖器的數(shù)據(jù)回來。所謂乒乓緩沖器模式是控制模塊112令第一緩沖器組BI以及第二緩沖器組B2以乒乓模式交替為預取緩沖器組，緩沖儲存預取自該儲存裝置104的地址連續(xù)的數(shù)據(jù)，例如當?shù)谝痪彌_器組BI和第二緩沖器組B2的其中一個作為預取緩沖器組時，控制模塊102自儲存裝置104預取第一地址開始的連續(xù)地址的數(shù)據(jù)并將其緩沖儲存至該預取緩沖器組(BI或B2)，并且以第一緩沖器組BI和第二緩沖器組B2的另一個(B2或BI)中的數(shù)據(jù)(假設(shè)之前充當該預取緩沖器組時預取的數(shù)據(jù))回應中央處理單元CPU發(fā)出的對第二地址的數(shù)據(jù)的讀取要求。在一實施方式中，預取緩沖器組的選擇條件如下:在連續(xù)讀取(即CPU本次發(fā)出請求的地址與其發(fā)出的前一讀取請求的地址連續(xù))的地址指示到第二緩沖器組B2的首行緩沖器Data_DW8時，第一緩沖器組BI即可切換作預取緩沖器組，緩沖儲存的內(nèi)容預取自儲存裝置104，接續(xù)第二緩沖器組B2末位緩沖器Data_DW15的地址;或在連續(xù)讀取的地址指示到第一緩沖器組BI的首行緩沖器Data_DW0時，第二緩沖器組B2即可切換作預取緩沖器組，緩沖儲存的內(nèi)容預取自儲存裝置104，接續(xù)第一緩沖器組BI末行緩沖器Data_DW7的地址。在此實施方式中的乒乓緩沖器模式下，控制模塊112自行控制自儲存裝置104每次向儲存裝置104下達讀取指令所讀取數(shù)據(jù)的數(shù)據(jù)長度，例如在需要終止預取至預取緩沖器組時停止，無需寄存器配置，但本發(fā)明并不以此為限。
[0019]此段落說明第一緩存器組R1、第二緩存器組R2、多工器Mux以及比較器Comp的操作。這里以中央處理單元CPU發(fā)出的讀取請求(C2P request)的讀取地址C2P_Addr[23:0]為24bit，每次讀取4個地址(例如4byte數(shù)據(jù))為例說明，但本發(fā)明并不以此為限。第一緩存器組Rl對應第一緩沖器組BI，儲存第一緩沖器組BI所儲存的數(shù)據(jù)Data_DW0‘"Data_DW7的地址信息DWO_Addr [23:6].-.0￥7_Α?(?Γ [23:6]，此實施例為高位地址。第二緩存器組R2對應第二緩沖器組Β2，儲存第二緩沖器組Β2所儲存的數(shù)據(jù)Data_DW8…Data_DW15的地址信息DW8_Addr [23:6 ]..-Dffl 5_Addr [23:6]，此實施例為高位地址。第一與第二緩沖器組BI與B2組成表格，該表格以儲存至所述第一與第二緩沖器組BI與B2的數(shù)據(jù)Data_DWO…Data_DW15的低位地址(理解為DWO_Addr [5:2]...DWl 5_Addr [5:2])為索引。多工器MUX以中央處理單元CPU發(fā)出的讀取請求的讀取地址的低位內(nèi)容C2P_Addr [5:2]為目標索引η，自所述第一以及第二緩存器組Rl與R2取出比對用高位地址DWn_Addr[23:6]。比較器Comp比較該比對用高位地址DWn_Addr[23:6]是否符合該讀取地址的高位內(nèi)容C2P_Addr[23:6]。若比對用高位地址DWn_Addr[23:6]符合該讀取地址的高位內(nèi)容C2P_Addr[23:6]，則比較器Comp輸出‘H’代表中央處理單元CPU要求的數(shù)據(jù)已預取并緩沖存儲于第一或第二緩沖器組BI或B2。若比對用高位地址DWn_Addr[23:6]不符合該讀取地址的高位內(nèi)容C2P_Addr[23:6]，則比較器Comp輸出‘M’代表中央處理單元CPU要求的數(shù)據(jù)未預取緩沖存儲于第一或第二緩沖器組BI或B2。如果判斷到中央處理單元CHJ要求讀取地址的數(shù)據(jù)已預取并緩沖存儲于第一或第二緩沖器組BI或B2中，則控制模塊112以目標索引η (即C2P_Addr [ 5: 2 ])對應的緩沖器行的數(shù)據(jù)回應中央處理單元CPU。
[0020]圖2為流程圖，圖解第一以及第二緩沖器組BI與B2的高速緩沖存儲器模式如何回應中央處理單元發(fā)出的讀取要求。步驟S202接收中央處理單元CPU指示的讀取地址C2P_Addr[23:0]。步驟S204以讀取地址的低位內(nèi)容C2P_Addr[5:2]為目標索引n，自第一與第二緩存器組Rl與R2取出比對用高位地址DWn_Addr[23:6]。步驟S206判斷比對用高位地址DWn_Addr[23:6]是否符合讀取地址的高位內(nèi)容C2P_Addr[23:6]。若不符合，步驟S208以第一和第二緩沖器組BI和B2的多個緩沖器行的尺寸為讀取數(shù)據(jù)長度讀取儲存裝置104，并隨之以此更新第一與第二緩沖器組BI與B2所存儲的數(shù)據(jù)以及第一與第二緩存器組Rl與R2所存儲的地址信息，且步驟S210根據(jù)目標索引η自更新后的第一以及第二緩沖器組BI與B2取出數(shù)據(jù)Data_DWn回應中央處理單元CPU的讀取要求。但本發(fā)明并不限制步驟S210執(zhí)行時機，即并不一定要等待步驟S208的自儲存裝置104讀取的數(shù)據(jù)全部預取并更新第一與第二緩沖器組BI與B2完成之后才執(zhí)行步驟S210，以回應中央處理單元CPU的讀取要求;在優(yōu)選的實施方式中，當自儲存裝置104讀取中央處理單元CPU的讀取要求所請求的數(shù)據(jù)(如4byte)即立即回應CPU以加快響應CPU的速度。若步驟S206判斷比對用高位地址DWn_Addr [23:6]符合讀取地址的高位內(nèi)容C2P_Addr[23:6]，中央處理單元CPU要求的數(shù)據(jù)早已預取于所述第一或第二緩沖器組BI或B2時，流程直接進行步驟S210，根據(jù)目標索引η自所述第一以及第二緩沖器組BI與Β2取出數(shù)據(jù)回應Data_DWn該中央處理單元CPU的讀取要求。
[0021]圖3A、圖3B為流程圖，圖解第一以及第二緩沖器組BI與B2的乒乓緩沖器模式如何回應中央處理單元發(fā)出的讀取要求。步驟S302接收中央處理單元C