一種現(xiàn)場可編程門陣列網(wǎng)表生成方法及裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及FPGA(現(xiàn)場可編程門陣列)領(lǐng)域，尤其涉及一種現(xiàn)場可編程門陣列網(wǎng)表生成方法及裝置。
【背景技術(shù)】
[0002]隨著信息與數(shù)據(jù)科技的發(fā)展需求，可編程芯片，特別是現(xiàn)場可編程門陣列憑借其編程靈活、系統(tǒng)穩(wěn)定、資源豐富、集成度高等優(yōu)點，其應(yīng)用領(lǐng)域已經(jīng)從原來通信領(lǐng)域擴展到航天、消費電子、工業(yè)控制、測試測量等廣泛的領(lǐng)域，并且還有不斷擴大的趨勢。另一方面，隨著工藝節(jié)點的不斷攀升，使得對于可編程電路的系統(tǒng)集成度、可編程資源以及器件規(guī)模提出了更高的要求。現(xiàn)場可編程門陣列網(wǎng)表的生成是重要部分，現(xiàn)有的生成方案，需要處理大量數(shù)據(jù)，時間長、效率低，且生產(chǎn)的網(wǎng)表的正確性不高。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供現(xiàn)場可編程門陣列網(wǎng)表生成方法及裝置，解決現(xiàn)有現(xiàn)場可編程門陣列的網(wǎng)表生成方案不夠完善的問題。
[0004]為解決上述技術(shù)問題，本發(fā)明采用以下技術(shù)方案:
[0005]—種現(xiàn)場可編程門陣列網(wǎng)表生成方法，包括:
[0006]生成至少一個實例化名，并建立實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的一一對應(yīng)關(guān)系，以及生成現(xiàn)場可編程門陣列中各種電路邏輯單元的屬性信息，所述屬性信息包括硬件描述信息和連接關(guān)系信息；
[0007]根據(jù)所述實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的一一對應(yīng)關(guān)系，以及各種電路邏輯單元的屬性信息，生成現(xiàn)場可編程門陣列網(wǎng)表;所述網(wǎng)表包括各個實例化名、各種電路邏輯單元的屬性信息，以及實例化名與電路邏輯單元的屬性信息之間的對應(yīng)關(guān)系。
[0008]在一些實施例中，所述生成至少一個實例化名具體為:使用腳本生成至少一個實例化名。
[0009]在一些實施例中，所述建立實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的一一對應(yīng)關(guān)系具體為:使用哈希結(jié)構(gòu)建立實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的一一對應(yīng)關(guān)系。
[0010]在一些實施例中，所述生成現(xiàn)場可編程門陣列中各種電路邏輯單元的屬性信息具體為:
[0011]使用預設(shè)的硬件描述信息和哈希結(jié)構(gòu)，編寫現(xiàn)場可編程門陣列中各種電路邏輯單元的硬件描述信息以及連接關(guān)系文件，所述連接關(guān)系文件中包括所述連接關(guān)系信息。
[0012]在一些實施例中，所述硬件描述信息包括:電路邏輯單元名、端口數(shù)量、端口名、端口類型中的至少一種。
[0013]在一些實施例中，上述任一項的現(xiàn)場可編程門陣列網(wǎng)表生成方法還包括:檢查所述網(wǎng)表的正確性和/或電源地連接合法性。
[0014]—種現(xiàn)場可編程門陣列網(wǎng)表生成裝置，包括:
[0015]實例化名生成單元，用于生成至少一個實例化名；
[0016]關(guān)系建立單元，用于建立實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的對應(yīng)關(guān)系；
[0017]屬性信息生成單元，用于生成現(xiàn)場可編程門陣列中各種電路邏輯單元的屬性信息，所述屬性信息包括硬件描述信息和連接關(guān)系信息；
[0018]網(wǎng)表生成單元，用于根據(jù)所述實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的一一對應(yīng)關(guān)系，以及各種電路邏輯單元的屬性信息，生成現(xiàn)場可編程門陣列網(wǎng)表；所述網(wǎng)表包括各個實例化名、各種電路邏輯單元的屬性信息，以及實例化名與電路邏輯單元的屬性信息之間的對應(yīng)關(guān)系。
[0019]在一些實施例中，所述實例化名生成單元為腳本。
[0020]在一些實施例中，所述關(guān)系建立單元和/或?qū)傩孕畔⑸蓡卧獮楣＝Y(jié)構(gòu)生成單
J L ο
[0021]在一些實施例中，上述任一項所述的現(xiàn)場可編程門陣列網(wǎng)表生成裝置，還包括網(wǎng)表檢查單元，用于檢查所述網(wǎng)表的正確性和/或電源地連接合法性。
[0022]本發(fā)明提出的生產(chǎn)方法及裝置，只需要設(shè)計者提供現(xiàn)場可編程門陣列中各種電路邏輯單元的屬性信息，所述屬性信息包括硬件描述信息和連接關(guān)系信息，即可進行全芯片網(wǎng)表生成，無需等待設(shè)計部完成電路設(shè)計，可以與電路設(shè)計工作并行，最大程度上縮短頂層網(wǎng)表產(chǎn)生的時間，將大大節(jié)省千萬門級FPGA網(wǎng)表生成時間，縮短FPGA芯片研發(fā)周期。非常適用于超大規(guī)?？删幊碳呻娐吩O(shè)計領(lǐng)域。
【附圖說明】
[0023]圖1為本發(fā)明一實施例提供的現(xiàn)場可編程門陣列網(wǎng)表生成方法的流程圖；
[0024]圖2為本發(fā)明另一實施例提供的現(xiàn)場可編程門陣列網(wǎng)表生成方法的流程圖；
[0025]圖3為本發(fā)明一實施例提供的連接關(guān)系文件的示意圖；
[0026]圖4為本發(fā)明一實施例提供的現(xiàn)場可編程門陣列網(wǎng)表生成裝置的示意圖。
【具體實施方式】
[0027]本發(fā)明中，電路邏輯單元指的是FPGA中的各個功能電路模塊，功能電路模塊由實現(xiàn)一個或多個功能的電路組成。
[0028]下面通過具體實施例對本發(fā)明的構(gòu)思進一步詳細說明。
[0029]如圖1所示，為本發(fā)明一實施例提供的現(xiàn)場可編程門陣列網(wǎng)表生成方法的流程圖，主要包括以下步驟:
[0030]S101、生成至少一個實例化名，并建立實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的一一對應(yīng)關(guān)系，以及生成現(xiàn)場可編程門陣列中各種電路邏輯單元的屬性信息，所述屬性信息包括硬件描述信息和連接關(guān)系信息。
[0031]優(yōu)選的，可以使用腳本生成至少一個實例化名。具體的，根據(jù)現(xiàn)場可編程門陣列中電路邏輯單元的種類數(shù)量，使用編程語言生成與之一一對應(yīng)的實例化名，一個實例化名對應(yīng)一個電路邏輯單元名，同一種電路邏輯單元共一個電路邏輯單元名。
[0032]優(yōu)選的，可以使用哈希結(jié)構(gòu)建立實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的--對應(yīng)關(guān)系，并保存。
[0033]優(yōu)選的，使用預設(shè)的硬件描述信息編寫現(xiàn)場可編程門陣列中各種電路邏輯單元的硬件描述信息以及連接關(guān)系文件。預設(shè)的硬件描述信息包括但不局限于verilog。
[0034]硬件描述信息包括:電路邏輯單元名、端口數(shù)量、端口名、端口類型中的至少一種。端口類型包括:輸入、輸出、雙向inout。
[0035]連接關(guān)系文件中包括上述連接關(guān)系信息。連接關(guān)系信息指的是，對應(yīng)電路邏輯單元中各端口的連接關(guān)系信息，包括但不局限于:對應(yīng)電路邏輯單元中的各本端口名、與本端口電性連接的其他端口名，以及兩者對應(yīng)關(guān)系。
[0036]由于FPGA中，屬于同一種類型的電路邏輯單元通常數(shù)量極大，如果對各個電路邏輯單元，僅生成其屬性信息，則數(shù)據(jù)處理量大，且對存儲空間造成負擔，因此本步驟中，無需生成各個電路邏輯單元的屬性信息，而僅需生成各種電路邏輯單元的屬性信息，在步驟S102生成網(wǎng)表的過程中，可以通過腳本反復調(diào)用各種電路邏輯單元的屬性信息，進而可以產(chǎn)生千萬門級的網(wǎng)表。
[0037]S102、根據(jù)所述實例化名與現(xiàn)場可編程門陣列中各個電路邏輯單元名之間的一一對應(yīng)關(guān)系，以及各種電路邏輯單元的屬性信息，生成現(xiàn)場可編程門陣列網(wǎng)表。
[0038]所述網(wǎng)表包括各個實例化名、各個電路邏輯單元的屬性信息，以及實例化名與電路邏輯單元的屬性信息之間的對應(yīng)關(guān)系。
[0039]在一些實施例中，在步驟102之后，還可以包括:
[0040]S103、檢查所述網(wǎng)表的正確性和/或電源地連接合法性。
[0041]其中，檢查網(wǎng)表的正確性可以具體包括:從網(wǎng)表中抽取每一個實例化名和每個電路邏輯單元的對應(yīng)關(guān)系，檢查電路邏輯單元的端口和網(wǎng)表實例化名的端口的一致性。
[0042]圖2為本發(fā)明另一實施例提供的FPGA網(wǎng)表生成方法的流程圖，主要包括以下步驟:
[0043]S201、使用腳本生成整個FPGA芯片中所有實例化名，如inst_A、inst_B，對inst_A的解釋:FPGA包含A類型電路邏輯單元，使用A類型電路邏輯單元不只一次，每一次給個名字，這里丨仙匕六指的就是某一次給的名。并使用哈希結(jié)構(gòu)建立和存儲每一個實例化與FPGA中各個電路邏輯單元名(module_name)之間的--對應(yīng)關(guān)系，如:
[0044]$hash{inst_A} {module_name} =A,
[0045]$hash{ inst_b) {module_name} =B0
[0046]該哈希結(jié)構(gòu)描述實例化名inst_A對應(yīng)module為A，實例化名inst_b對應(yīng)module為B；
[0047]S202、使用veri log硬件描述信息和哈希結(jié)構(gòu)，為FPGA中每種類型的電路邏輯單元編寫相應(yīng)的硬件描述信息，以及編寫每種類型電路邏輯單元的端口連接關(guān)系文件。
[0048]假設(shè)A類型的電路邏輯單元，存在端口 porta和portb，除此之外存在電源vcc和vss。硬件描述信息和連接關(guān)系信息具體可以為:
[0049]$hash{A}{porta} = input；
[0050]$hash{A}{portb} = input；
[0051]$hash{A} {vcc} =3v3 ；
[0052]$hash{A} {vss} =g