一種基于fpga控制的新型多路高速dac同步電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于雷達射頻仿真技術(shù)領(lǐng)域,尤其涉及一種多路高速DAC同步電路。
【背景技術(shù)】
[0002]隨著現(xiàn)在芯片加工工藝的提高,高速DAC芯片的輸出頻率越來越高,可直接輸出上GHz的射頻信號,使得在一些頻段軟件無線電可直接輸出射頻信號。
[0003]在現(xiàn)代通信、雷達、聲納等領(lǐng)域都需要處理各種數(shù)字信號,因為數(shù)字信號相比模擬信號具有穩(wěn)定性好、精度高、快速處理等優(yōu)點,在許多情況下,如現(xiàn)代的雷達系統(tǒng)中,雷達回波中包含距離、多普勒頻率和角度等信息,需要將雷達回波采集并存儲下來再進行處理后通過高速DAC輸出,從而模擬所需要的目標信息。
[0004]在相控陣雷達、合成孔徑雷達、分布式雷達等系統(tǒng),由于不斷發(fā)射連續(xù)波信號(發(fā)射信號帶寬大,脈沖重復(fù)頻率高),通過目標后產(chǎn)生大量帶有目標信息的回波信號,要模擬這些信號就需要多路高速DAC同時輸出來完成目標的模擬。而現(xiàn)有技術(shù)中,多路高速DAC之間的快速同步所需要的時間長,同步精度不高,因此,多路高速DAC之間的快速同步與高精度就成了相當棘手的問題。
【實用新型內(nèi)容】
[0005]本實用新型的目的在于:為了解決現(xiàn)有技術(shù)中多路高速DAC之間的快速同步所需時間長和同步精度不高的問題,提供了一種基于FPGA控制的新型多路高速DAC同步電路,它能夠很好地解決以上問題,實現(xiàn)了多路高速DAC的快速同步和高精度同步。
[0006]本實用新型采用的技術(shù)方案如下:
[0007]一種基于FPGA控制的新型多路高速DAC同步電路,包括時鐘發(fā)生器和至少一個高速DAC,每個高速DAC通過數(shù)模時鐘通道和同步時鐘通道連接于時鐘發(fā)生器;時鐘發(fā)生器連接有FPGA,F(xiàn)PGA包括距離方位控制關(guān)系算法模塊、多相調(diào)制模塊、鎖相環(huán)和與鎖相環(huán)相連的源同步LVDS接口 ;FPGA的源同步LVDS接口通過至少一組LVDS通道分別連接于一個高速DAC,具體的,每一組LVDS通道包括數(shù)據(jù)時鐘通道、頻閃輸入通道、數(shù)字信號廣播和載波檢測通道,數(shù)據(jù)時鐘通道、頻閃輸入通道、數(shù)字信號廣播和載波檢測通道連接有同一個延時模塊,并通過該延時模塊連接于一個高速DAC,且每一個通道輸出相位對齊。
[0008]進一步的,鎖相環(huán)為PLL或DLL。
[0009]進一步的,高速DAC 采用 AD9129 RF DAC。
[0010]進一步的,每個DAC的同步時鐘通道、數(shù)據(jù)時鐘通道、頻閃輸入通道、數(shù)字信號廣播和載波檢測通道以其數(shù)模時鐘通道作為相位參考信號通道。
[0011]進一步的,時鐘發(fā)生器采用高速時鐘發(fā)生器。
[0012]進一步的,時鐘發(fā)生器連接有用于降頻的時鐘分頻器。
[0013]綜上所述,由于采用了上述技術(shù)方案,與現(xiàn)有技術(shù)相比,本實用新型的有益效果是:
[0014]本實用新型將多個高速DAC通過數(shù)模時鐘通道和同步時鐘通道連接于時鐘發(fā)生器,再將時鐘發(fā)生器連接于FPGA,F(xiàn)PGA設(shè)有源同步LVDS接口,源同步LVDS接口連接于鎖相環(huán),源同步LVDS接口通過數(shù)據(jù)時鐘通道、頻閃輸入通道、數(shù)字信號廣播和載波檢測通道將FPGA連接于同一個延時模塊,源同步LVDS接口再通過該延時模塊連接于高速DAC,通過上述結(jié)構(gòu)的改進后,相比于現(xiàn)有技術(shù),本實用新型優(yōu)化了結(jié)構(gòu),采用FPGA為核心的設(shè)計架構(gòu),每個DAC的同步時鐘通道、數(shù)據(jù)時鐘通道、頻閃輸入通道、數(shù)字信號廣播和載波檢測通道就能以其數(shù)模時鐘通道作為相位參考信號通道,以FPGA完成移相算法的處理;多相調(diào)制時,F(xiàn)PGA的到達角Θ首先進行相位差的計算,得到相位差Φ ;同時,F(xiàn)PGA的數(shù)字中頻彳目號產(chǎn)生模塊生成復(fù)信號,該復(fù)信號與相位差Φ被送入多相調(diào)制模塊即可進行無模糊相位調(diào)制,該復(fù)信號經(jīng)過多相調(diào)制模塊的無模糊相位調(diào)制后再傳送給高速DAC進行數(shù)模變換多通道移相,通過FPGA的高精度、實時運算、相位控制以及數(shù)據(jù)加載等處理,最后就可實現(xiàn)多路高速DAC的快速同步和高精度同步。
【附圖說明】
[0015]本實用新型將通過例子并參照附圖的方式說明,其中:
[0016]圖1本實用新型的多路高速DAC同步圖;
[0017]圖2本實用新型的兩路高速DAC同步信號簡化圖;
[0018]圖3本實用新型的多通道移相信號生成示意圖;
[0019]圖4本實用新型的多相調(diào)制實現(xiàn)框圖。
【具體實施方式】
[0020]本說明書中公開的所有特征,或公開的所有方法或過程中的步驟,除了互相排斥的特征和/或步驟以外,均可以以任何方式組合。
[0021]下面結(jié)合圖1~圖4對本實用新型作詳細說明。
[0022]實施例1
[0023]參見圖1,一種基于FPGA控制的新型多路高速DAC同步電路,包括時鐘發(fā)生器(Clock Generator)和5個高速DAC (DAC1~5),本實施例中,時鐘發(fā)生器采用高速時鐘發(fā)生器,高速時鐘發(fā)生器通過時鐘分配芯片分為多路時鐘分別提供給每個高速DAC,每個高速DAC 上設(shè)有 DACCLKP/N 引腳、SYNCP/N 引腳以及 DATACLKP/N 引腳、ISTRP/N 引腳、DAB [ 15:0]P/N引腳、DCD[15:0]Ρ/Ν引腳等同時,時鐘分配芯片分配的高速時鐘信號還提供給另一個時鐘分頻器;高速DAC采用AD9129 RF DAC,AD9129 RF DAC的特性和優(yōu)勢:更新速率快、功耗低;每個高速DAC的DACCLKP/N引腳和SYNCP/N引腳分別通過數(shù)模時鐘通道(DACCLKP/N)和同步時鐘通道(SYNCP/N)連接于時鐘發(fā)生器的輸出端(OUTPUTS);時鐘發(fā)生器通過時鐘分頻器分頻后連接有FPGA,具體的,時鐘發(fā)生器連接于FPGA的專用時鐘輸入引腳;而FPGA設(shè)有多個模塊,包括10_Delay模塊、距離方位控制關(guān)系算法模塊、多相調(diào)制模塊、鎖相環(huán)和與鎖相環(huán)相連的源同步LVDS接口等,而該鎖相環(huán)采用的是PLL鎖相環(huán);FPGA的源同步LVDS接口通過5組LVDS通道分別連接于一個高速DAC,具體的,每一組LVDS通道包括數(shù)據(jù)時鐘通道(DATACLKP/N)、頻閃輸入通道(ISTRP/N)、數(shù)字信號廣播和載波檢測通道(DAB[15:0]P/N、DCD[15:0]Ρ/Ν),數(shù)據(jù)時鐘通道(DATACLKP/N)、頻閃輸入通道(ISTRP/N)、數(shù)字信號廣播和載波檢測通道(DAB[15:0]P/N、DCD[15:0]Ρ/Ν)連接有同一個延時模塊(Delay,如
Delayl, Delay2......Delay5),并通過該延時模塊連接于一個高速DAC上對應(yīng)的引腳,具體的,數(shù)據(jù)時鐘通道(DATACLKP/N)對應(yīng)DATACLKP/N引腳、頻閃輸入通道(ISTRP/N)對應(yīng)13丁1^/^引腳、數(shù)字信號廣播和載波檢測通道(048[15:0]P/N、DCD[15:0]P/NMt&DAB[15:O]P/N引腳和DCD [15:0]P/N引腳,而數(shù)模時鐘通道(DACCLKP/N)對應(yīng)DACCLKP/N引腳,同步時鐘通道(SYNCP/N)對應(yīng)SYNCP/N引腳,使得每一個通道(即數(shù)據(jù)時鐘通道、頻閃輸入通道、數(shù)字信號廣播和載波檢測通道)輸出相位對齊。其中,多相調(diào)制模塊包括數(shù)字延時移相0、復(fù)數(shù)乘法器Φ,復(fù)數(shù)乘法器2 Φ,復(fù)數(shù)乘法器3 Φ和復(fù)數(shù)乘法器4 Φ。
[0024]上述方案中,每個DAC的同步時鐘通道(SYNCP/N)、數(shù)據(jù)時鐘通道(DATACLKP/N)、頻閃輸入通道(ISTRP/N)、數(shù)字信號