一種fpga配置端口的保護(hù)電路的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本實(shí)用新型涉及集成電路制造領(lǐng)域，尤其是一種FPGA配置端口的保護(hù)電路。
【背景技術(shù)】
[0002]FPGA芯片是基于門陣列方式為用戶提供可編程資源的，其內(nèi)部邏輯結(jié)構(gòu)的形成是由配置數(shù)據(jù)決定的。在每次上電時(shí)，都必須將配置數(shù)據(jù)加載到FPGA芯片內(nèi)部SRAM中，實(shí)現(xiàn)用戶的功能。
[0003]所述FPGA芯片的配置方式分為主動(dòng)式和被動(dòng)式兩種，被動(dòng)式所需外圍電路復(fù)雜，而主動(dòng)式相對(duì)簡(jiǎn)單，成本低。進(jìn)一步的，所述FPGA芯片配置數(shù)據(jù)傳輸協(xié)議分為并行和串行兩種。在實(shí)際應(yīng)用中Altera的FPGA芯片主要采用主動(dòng)、串行數(shù)據(jù)配置方式，即AS模式。
[0004]當(dāng)前，在AS模式下，如圖1所示，所述FPGA芯片103通過一配置器102和一計(jì)算機(jī)101連接，所述計(jì)算機(jī)101和配置器102之間通過一下載電纜連接，所述配置器102和FPGA芯片103在PCB板上通過導(dǎo)線連接，當(dāng)所述FPGA上電時(shí)，存儲(chǔ)在所述配置器102中的數(shù)據(jù)被導(dǎo)入到所述FPGA芯片103中。
[0005]在實(shí)際使用過程中，所述FPGA芯片的配置端口裸露在空氣中，不可避免的會(huì)遇到各種ESD (Electro-Static discharge，靜電釋放)問題。同時(shí)，所述配置端口需要連接下載電纜將編譯器所產(chǎn)生的設(shè)計(jì)文件燒錄在配置器中，計(jì)算機(jī)的過大電流同樣也可能對(duì)所述配置端口造成破壞，即過沖問題。當(dāng)前，只能依靠所述FPGA芯片內(nèi)部的肖特基二極管來防止這種過沖現(xiàn)象，但仍不能完全避免所述FPGA芯片的配置端口的過沖現(xiàn)象。因此，急需一種在AS模式下對(duì)FPGA芯片的配置端口的保護(hù)電路，以解決ESD和過沖問題。
【實(shí)用新型內(nèi)容】
[0006]本實(shí)用新型的目的在于提供一種FPGA配置端口的保護(hù)電路，解決AS模式下FPGA配置端口的靜電釋放和過沖問題。
[0007]為了達(dá)到上述目的，本實(shí)用新型提供了一種FPGA配置端口的保護(hù)電路，包括:
[0008]配置器以及至少一個(gè)緩沖器，所述配置器通過所述緩沖器與一 FPGA芯片連接。
[0009]優(yōu)選的，在上述的FPGA配置端口的保護(hù)電路中，所述配置器為一存儲(chǔ)器。
[0010]優(yōu)選的，在上述的FPGA配置端口的保護(hù)電路中，所述緩沖器的個(gè)數(shù)根據(jù)所述緩沖器的接口的個(gè)數(shù)設(shè)置。
[0011]優(yōu)選的，在上述的FPGA配置端口的保護(hù)電路中，所述緩沖器的數(shù)量為兩個(gè)，每個(gè)緩沖器具有四個(gè)數(shù)據(jù)接口。
[0012]優(yōu)選的，在上述的FPGA配置端口的保護(hù)電路中，所述緩沖器的數(shù)量為一個(gè)，每個(gè)緩沖器具有至少八個(gè)數(shù)據(jù)接口。
[0013]優(yōu)選的，在上述的FPGA配置端口的保護(hù)電路中，所述配置器的一端與所述緩沖器連接，所述配置器的另一端與一計(jì)算機(jī)連接。
[0014]優(yōu)選的，在上述的FPGA配置端口的保護(hù)電路中，所述配置器的另一端通過一第一下載電纜與所述計(jì)算機(jī)連接。
[0015]優(yōu)選的，在上述的FPGA配置端口的保護(hù)電路中，所述第一下載電纜具有十針接
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[0016]優(yōu)選的，在上述的FPGA配置端口的保護(hù)電路中，所述配置器的一端通過一導(dǎo)線與所述緩沖器連接。
[0017]在本實(shí)用新型提供的FPGA配置端口的保護(hù)電路中，在配置器和FPGA之間設(shè)置了至少一個(gè)緩沖器，使得所述FPGA芯片的配置端口避免裸露在空氣中，避免了靜電釋放問題。同時(shí)，也使得所述配置器和FPGA芯片之間避免直接連接，也避免了大電流對(duì)所述FPGA芯片的配置端口所造成的過沖現(xiàn)象。
【附圖說明】
[0018]圖1為現(xiàn)有技術(shù)中FPGA配置端口的連接示意圖；
[0019]圖2為本實(shí)用新型實(shí)施例中FPGA配置端口的保護(hù)電路的結(jié)構(gòu)示意圖；
[0020]圖3為FPGA芯片數(shù)據(jù)配置初始化流程示意圖；
[0021]圖中:101-計(jì)算機(jī)；102-配置器；103-FPGA芯片；
[0022]201-計(jì)算機(jī)；202_配置器；203_緩沖器；204_FPGA芯片。
【具體實(shí)施方式】
[0023]下面將結(jié)合示意圖對(duì)本實(shí)用新型的【具體實(shí)施方式】進(jìn)行詳細(xì)的描述。根據(jù)下列描述并結(jié)合權(quán)利要求書，本實(shí)用新型的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比率，僅用以方便、明晰地輔助說明本實(shí)用新型實(shí)施例的目的。
[0024]本實(shí)用新型實(shí)施例提供了一種FPGA配置端口的保護(hù)電路，具體的如圖2所示，包括:配置器202以及至少一個(gè)緩沖器203，所述配置器202通過至少一個(gè)緩沖器203與一FPGA芯片204連接。
[0025]具體的，所述配置器202為一存儲(chǔ)器，具體的，為一存儲(chǔ)芯片。Altera提供了 EPCS系列芯片作為所述配置芯片，每次上電時(shí)，所述FPGA芯片204主動(dòng)從所述配置芯片中讀取數(shù)據(jù)。
[0026]所述配置器202的一端與所述緩沖器203連接，另一端與一計(jì)算機(jī)201連接，所述配置器202和計(jì)算機(jī)201之間通過一第一下載電纜連接，即，配置數(shù)據(jù)通過一下載電纜燒錄在所述配置芯片中。編譯器所產(chǎn)生的設(shè)計(jì)文件通過所述第一下載電纜燒錄到所述配置器中，且所述第一下載電纜具有十針接口。所述配置器202的一端通過一導(dǎo)線與所述緩沖器203連接。具體的，所述配置器202、緩沖器203以及FPGA芯片位于一 PCB板上，通過導(dǎo)線連接。
[0027]通常常用的下載電纜有ByteBlaster II和USB Blaster兩種，在本實(shí)施例中，所使用的下載電纜為ByteBlaster II，且所述下載電纜的下載接口是十針接口。在本實(shí)用新型的其他實(shí)施例中，所使用的下載電纜并不限于ByteBlaster II和USB Blaster，所述下載電纜的下載接口也并不限于十針接口，在此不再贅述。
[0028]在本實(shí)施例中，所述第一下載電纜為ByteBlaster II，接口為十針接口。當(dāng)然，在本實(shí)用新型的其他實(shí)施例中，所述第一下載電纜并不限于ByteBlaster II和USB Blaster,所述第一下載電纜的下載接口也并不限于十針接口，在此不再贅述。
[0029]具體的，所述緩沖器203的個(gè)數(shù)根據(jù)所述緩沖器203的接口的個(gè)數(shù)設(shè)置。具體的，所述FPGA芯片204有八個(gè)數(shù)據(jù)接口，在實(shí)際應(yīng)用過程中