包括初級(jí)和二級(jí)電晶體的存儲(chǔ)單元本發(fā)明的領(lǐng)域本發(fā)明是一種半導(dǎo)體記憶體技術(shù)，具體而言，本發(fā)明是一種半導(dǎo)體記憶體件，其中包括一個(gè)電浮體電晶體和一個(gè)存取電晶體。本發(fā)明的背景半導(dǎo)體記憶體器件被廣泛用于存儲(chǔ)數(shù)據(jù)。根據(jù)其特性，可將記憶體件分成兩種一般類(lèi)型，這兩種類(lèi)型分別為易失性記憶體和非易失性記憶體。易失性記憶體器，例如：靜態(tài)隨機(jī)存取記憶體(SRAM)和動(dòng)態(tài)隨機(jī)存取記憶體(DRAM)，在無(wú)電源持續(xù)供應(yīng)的情況下會(huì)丟失數(shù)據(jù)?；陔姼◇w效應(yīng)的DRAM已被提出(實(shí)例請(qǐng)參閱2002年2月，編號(hào)2第23卷的IEEE電子器件快報(bào)第85-87頁(yè)，S.Okhonin等人的“少電容的1T-DRAM單元”，和2002年2月，2002IEEE國(guó)際固態(tài)電路會(huì)議，技術(shù)文摘第152-153頁(yè)，T.Ohsawa等人的“在SOI上使用一個(gè)電晶體增益單元的記憶體設(shè)計(jì)”)。此類(lèi)記憶體消除了用于傳統(tǒng)1T/1C記憶體單元的的電容，因此更易于縮小到更小的特征尺寸。另外，相較于傳統(tǒng)的1T/1C記憶體單元，此類(lèi)記憶體可實(shí)現(xiàn)更小的單元尺寸。Widjaja和Or-Bach描述了一個(gè)雙穩(wěn)態(tài)的SRAM單元，其中包括一個(gè)浮體電晶體，該電晶體上每一個(gè)記憶體單元均有超過(guò)一個(gè)以上的穩(wěn)定狀態(tài)(例如，正如Widjaja等人在美國(guó)專(zhuān)利申請(qǐng)公開(kāi)號(hào)2010/00246284中標(biāo)題為“具有浮體電晶體的半導(dǎo)體記憶體及其操作方法”，和美國(guó)專(zhuān)利申請(qǐng)公開(kāi)號(hào)2010/0034041中標(biāo)題為“帶有浮體電晶體使用可控矽整流器原理的半導(dǎo)體記憶體件之操作方法”中所描述內(nèi)容一樣，因此對(duì)其參考并以其整體性在此并入)。此雙向穩(wěn)定性的實(shí)現(xiàn)是源于所施加的反向偏壓，該偏壓導(dǎo)致碰撞電離并產(chǎn)生孔洞以補(bǔ)償電荷的充電泄露和重新組合。在一個(gè)由存儲(chǔ)單元行和列組成的記憶體陣列中，在存儲(chǔ)單元上的操作可能會(huì)觸發(fā)在其周?chē)拇鎯?chǔ)單元，此種情況通常被稱(chēng)為干擾。對(duì)于記憶體單元，常常需要提高抗干擾的能力。例如，“SOT上的無(wú)電容器雙電晶體隨機(jī)存取記憶體(TTRAM)”(F.Morishita等人于2005年發(fā)表于定制積體電路會(huì)議，第435-438頁(yè))，“系統(tǒng)級(jí)電源管理統(tǒng)一記憶體之配置增強(qiáng)型TTRAM宏(macro)”(F.Morishita等人發(fā)表于2007年編號(hào)4第42卷IEEE雜志上的固態(tài)電路，第853-861頁(yè))，“帶驗(yàn)證控制SOI平臺(tái)記憶體IP的可擴(kuò)展的高密度雙電晶體RAM(TTRAM)”(2007年K.Arimoto等人發(fā)表于編號(hào)4第42卷IEEE雜志之固態(tài)電路，第2611-2619)，以及“在SOI上帶驗(yàn)證控制SoC平臺(tái)記憶體之可擴(kuò)展ET2RAM(SETRAM)”(2006年K.Arimoto等人發(fā)表于客制積體電路會(huì)議，第429-432頁(yè))。這些描述內(nèi)容，對(duì)其參考并以其整體性在此并入，由此可能會(huì)提高記憶體單元的抗干擾能力。本項(xiàng)發(fā)明的概要本發(fā)明因應(yīng)提高抗干擾的持續(xù)需求，通過(guò)在記憶體單元操作中納入一個(gè)存取電晶體提供對(duì)抗干擾能力的改善，從而提高抗干擾能力。本發(fā)明特征之一，一個(gè)半導(dǎo)體存儲(chǔ)單元包括：一個(gè)雙穩(wěn)浮體電晶體；一個(gè)存取器件；其中，上述之雙穩(wěn)浮體電晶體和存取器件為串聯(lián)電連接。在至少一個(gè)實(shí)施例中，存取器件包含有一個(gè)金屬-氧化物-半導(dǎo)體電晶體。在至少一個(gè)實(shí)施例中，存取器件包含有一個(gè)雙極型電晶體。在至少一個(gè)實(shí)施例中，存取電晶體與雙穩(wěn)態(tài)浮體電晶體的導(dǎo)電類(lèi)型相同。在至少一個(gè)實(shí)施例中，存取電晶體具有與雙穩(wěn)態(tài)浮體電晶體之一個(gè)導(dǎo)電類(lèi)型相異。在至少一個(gè)實(shí)施例中，雙穩(wěn)態(tài)浮體電晶體包括一個(gè)埋阱區(qū)域。在至少一個(gè)實(shí)施例中，雙穩(wěn)態(tài)浮體電晶體包括一個(gè)多端口浮體電晶體，并且存取器件包括多個(gè)存取電晶體。在至少一個(gè)實(shí)施例中，雙穩(wěn)態(tài)浮體電晶體包括一個(gè)雙端口的浮體電晶體，并且存取器件包括兩個(gè)存取電晶體。本發(fā)明特征之二，一個(gè)半導(dǎo)體記憶體單元包括：具有初級(jí)主體的初級(jí)電晶體；具有二級(jí)主體的二級(jí)電晶體；初級(jí)和二級(jí)主體下的基板；設(shè)置于基板與至少初級(jí)和二級(jí)主體之一之間的埋層；接觸初級(jí)主體的初級(jí)源極區(qū)；與初級(jí)源極線區(qū)分開(kāi)的一個(gè)初級(jí)漏區(qū)且與初級(jí)主體接觸；與初級(jí)主體絕緣的一個(gè)初級(jí)柵極；將初級(jí)主體與二級(jí)主體絕緣的一個(gè)絕緣構(gòu)件；接觸二級(jí)主體的一個(gè)二級(jí)源極區(qū)；與二級(jí)源極區(qū)分開(kāi)的一個(gè)二級(jí)漏區(qū)，并且與二級(jí)主體接觸；而且，一個(gè)二級(jí)柵極(gate)與二級(jí)主體絕緣。在至少一個(gè)實(shí)施例中，初級(jí)柵極位于初級(jí)源極區(qū)與初級(jí)漏區(qū)之間，而且二級(jí)柵位于二級(jí)源極區(qū)與二級(jí)漏區(qū)之間。在至少一個(gè)實(shí)施例中，初級(jí)電晶體是浮體電晶體，二級(jí)電晶體是一個(gè)存取電晶體。在至少一個(gè)實(shí)施例中，上述的初級(jí)主體是一個(gè)浮體主體，二級(jí)主體是一個(gè)電氣連接到基板的阱區(qū)。在至少一個(gè)實(shí)施例中，初級(jí)漏區(qū)電連接到上述二級(jí)源極區(qū)域。在至少一個(gè)實(shí)施例中，上述的初級(jí)主體具有選自p-型導(dǎo)電型和n型導(dǎo)電型的一個(gè)初級(jí)導(dǎo)電類(lèi)型。其中，二級(jí)主體具有初級(jí)導(dǎo)電類(lèi)型，而初級(jí)和二級(jí)源極區(qū)與初級(jí)和二級(jí)漏區(qū)分別有選自p型導(dǎo)電類(lèi)型和n-型導(dǎo)電類(lèi)型的一個(gè)二級(jí)導(dǎo)電類(lèi)型。此處上述之初級(jí)導(dǎo)電類(lèi)型與二級(jí)導(dǎo)電類(lèi)型相異。在至少一個(gè)實(shí)施例中，初級(jí)主體是一個(gè)浮體，二級(jí)主體是電連接到掩埋層的阱區(qū)。其中，初級(jí)主體具有選自p型導(dǎo)電類(lèi)型和n型導(dǎo)電類(lèi)型的初級(jí)導(dǎo)電類(lèi)型。并且，二級(jí)主體具有一個(gè)選自p型導(dǎo)電類(lèi)型和n型導(dǎo)電類(lèi)型的二級(jí)導(dǎo)電類(lèi)型。此處上述之初級(jí)導(dǎo)電類(lèi)型與二級(jí)導(dǎo)電類(lèi)型相異。在至少一個(gè)實(shí)施例中，半導(dǎo)體存儲(chǔ)單元包括一個(gè)參考單元，該參考單元還包括：與初級(jí)源極區(qū)和初級(jí)漏區(qū)隔開(kāi)的一個(gè)感測(cè)線區(qū)，并且接觸初級(jí)主體。此處上述之初級(jí)主體具有選自p-型導(dǎo)電型和n型導(dǎo)電型的初級(jí)導(dǎo)電類(lèi)型，其中，感測(cè)線區(qū)具有初級(jí)導(dǎo)電類(lèi)型。在至少一個(gè)實(shí)施例中，初級(jí)漏區(qū)電連接到二級(jí)柵極。在至少一個(gè)實(shí)施例中，初級(jí)電晶體是浮體電晶體，二級(jí)電晶體是一個(gè)浮體電晶體。在至少一個(gè)實(shí)施例中，初級(jí)和二級(jí)浮體電晶體配置用于存儲(chǔ)補(bǔ)充電荷。在至少一個(gè)實(shí)施例中，至少初級(jí)和二級(jí)主體之一是一個(gè)雙穩(wěn)浮體。在本發(fā)明的特征之三，一個(gè)半導(dǎo)體存儲(chǔ)單元包括：具有一個(gè)浮體的一個(gè)初級(jí)電晶體；在浮體下面的一個(gè)埋層，其中，于埋層上的電壓應(yīng)用維持了存儲(chǔ)單元的狀態(tài)；和一個(gè)二級(jí)電晶體；其中，初級(jí)電晶體與二級(jí)電晶體串聯(lián)聯(lián)接。在本發(fā)明的特征之四，一種半導(dǎo)體存儲(chǔ)單元包括：一個(gè)雙穩(wěn)浮體電晶體；和一個(gè)浮柵極電晶體。在本發(fā)明的特征之五，一個(gè)半導(dǎo)體存儲(chǔ)單元包括：一個(gè)初級(jí)雙穩(wěn)態(tài)浮體電晶體；和一個(gè)二級(jí)雙穩(wěn)態(tài)浮體電晶體；其中，初級(jí)和二級(jí)浮體電晶體配置用于存儲(chǔ)補(bǔ)償電荷。在本發(fā)明的特征之六，操作一個(gè)帶有一雙穩(wěn)態(tài)浮體電晶體和一個(gè)存取電晶體的半導(dǎo)體記憶單元之操作方法，該方法包括：施加電壓到存取電晶體以打開(kāi)存取電晶體；通過(guò)啟動(dòng)存取電晶體選取存儲(chǔ)單元進(jìn)行操作。在至少一個(gè)實(shí)施例中，操作為一個(gè)讀操作，其包括通過(guò)記憶體單元的監(jiān)控電流，由此用于石油浮體電晶體的狀態(tài)。在至少一個(gè)實(shí)施例中，操作為一個(gè)邏輯1的操作，其中，施加于存取電晶體的電壓是一個(gè)施加于存取器電晶體位線終端的正偏壓，而且存取電晶體傳輸此正偏壓到浮體電晶體的一個(gè)漏區(qū)上。在至少一個(gè)實(shí)施例中，該方法還包括進(jìn)一步偏置浮體電晶體以通過(guò)碰撞電離機(jī)制最大化產(chǎn)生孔穴。在至少一個(gè)實(shí)施例中，施加于存取電晶體的電壓被偏置，從而引起存取電晶體的一個(gè)源極區(qū)懸空，該方法進(jìn)一步包括通過(guò)電容耦合，從而提高浮體電晶體浮體之電勢(shì)。在至少一個(gè)實(shí)施例中，該操作是一個(gè)寫(xiě)邏輯0的操作，其中，施加于存取電晶體的電壓是負(fù)偏壓，而且，上述之存取電晶體輸送該負(fù)偏壓至浮體電晶體的一個(gè)漏區(qū)中。在至少一個(gè)實(shí)施例中，操作是一個(gè)低電平有效的讀操作。在至少一個(gè)實(shí)施例中，該操作是一個(gè)低電平有效的寫(xiě)邏輯-1的操作。在至少一個(gè)實(shí)施例中，該操作是一個(gè)讀操作，包括監(jiān)測(cè)通過(guò)記憶體單元的電流，由此以石油浮體電晶體的一個(gè)狀態(tài)。同時(shí)，用于打開(kāi)存取電晶體所施加之電壓為0電壓。在至少一個(gè)實(shí)施例中，該操作是一個(gè)寫(xiě)邏輯-1的操作，其中，施加于存取電晶體的電壓包括施加0電壓于存取電晶體上的一個(gè)字線終端，并且，寫(xiě)邏輯-1操作通過(guò)帶到帶隧穿機(jī)制而執(zhí)行。在至少一個(gè)實(shí)施例中，該操作是一個(gè)寫(xiě)邏輯-1的操作，其中，施加于存取電晶體的電壓包括施加0電壓到存取電晶體的一個(gè)字線終端，而且，上述之寫(xiě)邏輯-1操作通過(guò)經(jīng)由一個(gè)碰撞電離機(jī)制而執(zhí)行。在至少一個(gè)實(shí)施例中，該操作是一個(gè)寫(xiě)邏輯-1的操作。上述之施加于存取電晶體的電壓是一個(gè)正電壓，該正電壓被偏置以使得存取電晶體制一個(gè)源極區(qū)懸空。該方法還進(jìn)一步包括通過(guò)電容耦合提高浮體電晶體浮體的電勢(shì)。在至少一個(gè)實(shí)施例中，該操作是一個(gè)寫(xiě)邏輯0的操作。其中，施加于存取電晶體制電壓是一個(gè)正偏壓，該正偏壓施加于存取電晶體的一個(gè)字線終端。在至少一個(gè)實(shí)施例中，該操作是一個(gè)寫(xiě)邏輯0的操作，其中，施加于存取電晶體的一個(gè)字線終端的電壓是一個(gè)負(fù)偏壓，該負(fù)偏壓比施加于浮體電晶體的一個(gè)漏區(qū)更小。對(duì)于那些在本技術(shù)領(lǐng)域的技術(shù)人員在閱讀記憶體件及其方法之詳情后，這些和其他特征將變得顯而易見(jiàn)。更詳盡的描述如下所示：圖紙的簡(jiǎn)要說(shuō)明圖1A是一個(gè)記憶體單元的示意圖。根據(jù)本發(fā)明的一個(gè)通用實(shí)施例，該存儲(chǔ)單元包括記憶體件和一個(gè)與之串聯(lián)的存取器件。圖1B為圖1A記憶體單元之行將電路圖，根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中，記憶體件為一個(gè)雙檐浮體器件。圖2A是根據(jù)本發(fā)明而出具的一個(gè)記憶體單元圖。圖2B是一個(gè)存儲(chǔ)單元之示意圖，根據(jù)此發(fā)明之另一個(gè)實(shí)施例，在該存儲(chǔ)單元中，浮體電晶體之漏區(qū)和存取電晶體之源極區(qū)通過(guò)獨(dú)立的傳導(dǎo)元件進(jìn)行連接。根據(jù)此發(fā)明的一個(gè)實(shí)施例，圖2C是一個(gè)記憶體單元的示意圖。根據(jù)本發(fā)明的一個(gè)實(shí)施例，圖3A是圖2A或圖2B的一個(gè)記憶體單元的一個(gè)部分的等效電路圖。根據(jù)本發(fā)明的一個(gè)實(shí)施例，圖3B是圖2A或圖2B的浮體電晶體的一個(gè)雙極器件的等效電路圖，其由源極線區(qū)，浮體區(qū)和漏區(qū)形成。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖4A是一個(gè)記憶體單元之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖4B是一個(gè)記憶體單元之橫截面示意視圖，其中，存取器件是一個(gè)與圖4A描述類(lèi)型一樣的雙極電晶體。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖5是多個(gè)單元之示意圖。這些單元類(lèi)型為圖3A-3B中所示類(lèi)型一致，它們連接起來(lái)組成記憶體陣列。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖6是多個(gè)單元的示意圖，這些單元的類(lèi)型為圖3A-3B中所示類(lèi)型一致，它們連接起來(lái)組成記憶體陣列。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖7為在記憶體陣列上執(zhí)行維持操作的示意圖。圖8為施加于圖7陣列上一個(gè)記憶體單元終端的典范(exemplary)偏壓條件。圖9A顯示了一個(gè)能帶圖，根據(jù)本發(fā)明一個(gè)實(shí)施例，當(dāng)一個(gè)浮體區(qū)被正向充電，并且一個(gè)正向偏壓被施加于一個(gè)記憶體單元的埋阱區(qū)時(shí)，該能帶特征本質(zhì)為一個(gè)雙極器件。9B顯示了一個(gè)能帶圖，根據(jù)本發(fā)明一個(gè)實(shí)施例，當(dāng)一個(gè)浮體區(qū)電中性，并且一個(gè)正向偏壓被施加于一個(gè)記憶體單元的埋阱區(qū)時(shí)，該能帶特征本質(zhì)為一個(gè)雙極器件。根據(jù)本發(fā)明一個(gè)實(shí)施例，圖9C顯示了凈電流I作為浮體電勢(shì)V的一個(gè)函數(shù)，流進(jìn)或流出浮體區(qū)的圖示。根據(jù)本發(fā)明一個(gè)實(shí)施例，圖9D顯示了一個(gè)存儲(chǔ)單元的勢(shì)能面(PES)之示意性曲線圖。該發(fā)明的一個(gè)實(shí)施例，圖9E為一個(gè)存儲(chǔ)于一記憶體單元的一個(gè)浮體區(qū)的電荷，該記憶體是一個(gè)施加于一埋阱區(qū)的電勢(shì)的一個(gè)函數(shù)；其連接到一個(gè)BW終端。根據(jù)本發(fā)明之實(shí)施例，圖10為一個(gè)替代維持操作的示意圖，該操作執(zhí)行于一個(gè)記憶體陣列上。圖11為施加于圖10陣列之一個(gè)記憶體單元的終端上的典型偏壓條件。根據(jù)本發(fā)明的實(shí)施例，圖12為一個(gè)操作于一個(gè)記憶體陣列的一個(gè)讀操作的示意圖。圖13為施加于一個(gè)存儲(chǔ)單元終端上執(zhí)行一個(gè)讀操作的偏置條件示意圖。根據(jù)本發(fā)明的實(shí)施例，圖14為一個(gè)執(zhí)行于一個(gè)記憶體陣列寫(xiě)邏輯-1操作之示意圖。圖15為施加于一個(gè)記憶體單元以執(zhí)行一個(gè)寫(xiě)邏輯-1操作的偏置條件的示意圖。根據(jù)本發(fā)明的實(shí)施例，圖16為執(zhí)行于一個(gè)存儲(chǔ)陣列上一個(gè)替代寫(xiě)邏輯-1操作之示意圖。圖17為施加于一個(gè)記憶體單元上終端以執(zhí)行一個(gè)替代寫(xiě)邏輯-1操作的偏置條件之示意圖。根據(jù)一個(gè)此發(fā)明實(shí)施例，圖18為一個(gè)替代寫(xiě)邏輯-1操作示意圖，該操作通過(guò)執(zhí)行于一個(gè)記憶體陣列的電容耦合而實(shí)現(xiàn)。圖19為施加于一個(gè)存儲(chǔ)單元的終端以通過(guò)電容耦合執(zhí)行一個(gè)替代寫(xiě)邏輯-1操作的偏置條件之示意圖。根據(jù)本發(fā)明實(shí)施例，圖20為一個(gè)執(zhí)行于一個(gè)存儲(chǔ)陣列的寫(xiě)邏輯-0操作之示意圖。圖21為施加于一個(gè)記憶體單元的終端以執(zhí)行一個(gè)寫(xiě)邏輯-0操作之偏置條件之示意圖。根據(jù)本發(fā)明的實(shí)施例，圖22為一個(gè)執(zhí)行于一個(gè)記憶體陣列之替代寫(xiě)邏輯-0操作之示意圖。圖23為施加于一個(gè)記憶體單元終端以執(zhí)行一個(gè)替代寫(xiě)邏輯-0操作的偏置條件之圖示。根據(jù)本發(fā)明的實(shí)施例，圖24為執(zhí)行于一個(gè)記憶體陣列的一個(gè)低電平有效讀操作之示意圖。根據(jù)本發(fā)明的實(shí)施例，圖25是一個(gè)執(zhí)行于一存儲(chǔ)陣列上低電平有效的寫(xiě)邏輯-1操作之示意圖。根據(jù)本發(fā)明的實(shí)施例，圖26和圖27為一個(gè)鰭型記憶體單元的橫截面示意圖。根據(jù)本發(fā)明的實(shí)施例，圖28是一個(gè)記憶體單元之示意圖。根據(jù)本發(fā)明的實(shí)施例，圖29A和29B是一個(gè)記憶體單元之示意性橫截面圖示。圖30是顯示于圖29A-29B之記憶體單元的一個(gè)等效電路之示意圖。圖31為圖29A-29B的固有于記憶體器件之一個(gè)雙極器件的示意圖。圖32為在圖29A-29B中顯示類(lèi)型相同的多單元之示意圖，這些單元連接起來(lái)組成一個(gè)記憶體陣列。根據(jù)本發(fā)明的實(shí)施例，圖33為執(zhí)行于一個(gè)記憶體陣列上的一個(gè)維持操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖34是執(zhí)行于一個(gè)記憶體陣列上的一個(gè)替代維持操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖35是執(zhí)行于一個(gè)存儲(chǔ)陣列上的一個(gè)讀操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖36是使用帶到帶隧穿機(jī)制執(zhí)行于一個(gè)記憶體陣列上的一個(gè)寫(xiě)邏輯-1操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖37為使用碰撞電離機(jī)制執(zhí)行于一個(gè)記憶體陣列上的一個(gè)寫(xiě)邏輯-1操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖38是通過(guò)電容耦合執(zhí)行于一個(gè)記憶體陣列上的一個(gè)寫(xiě)邏輯-1操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖39為一個(gè)在一記憶體陣列上執(zhí)行的寫(xiě)邏輯-0操作。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖40為一個(gè)在記憶體陣列上執(zhí)行的替代寫(xiě)邏輯-0操作。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖41是一個(gè)記憶體單元的示意性橫截面圖，該記憶體單元在感測(cè)一個(gè)浮體記憶體單元的狀態(tài)中可被使用為一個(gè)參考基準(zhǔn)單元。圖42示意性描述一個(gè)記憶體陣列，其包括圖2A-2C中所示類(lèi)型之多個(gè)單元，以及圖41中所示類(lèi)型之參考基準(zhǔn)單元。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖43為一個(gè)參考基準(zhǔn)單元頂視圖之示意圖。圖43B和43C為圖43A之單元分帶II和II-II剪切線之示意性橫截面圖示。圖44為一個(gè)記憶體陣列的示意圖，其包括圖2A-2C中所示類(lèi)型之多單元以及圖43A-43C中所示類(lèi)型之一個(gè)基準(zhǔn)參考單元。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖45為一個(gè)記憶體單元的示意性橫截面示圖。圖46為一個(gè)記憶體陣列之示意圖，該記憶體陣列包括圖45中上述之類(lèi)型的多個(gè)單元。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖47是執(zhí)行于一個(gè)記憶體陣列上的一個(gè)讀操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖48是使用帶到帶隧穿機(jī)制執(zhí)行于一個(gè)存儲(chǔ)陣列上的一個(gè)寫(xiě)邏輯-1操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖49是一個(gè)執(zhí)行于一個(gè)記憶體陳列上的寫(xiě)邏輯-0操作之示意圖。根據(jù)本發(fā)明之一個(gè)實(shí)施例，圖50是一個(gè)記憶體單元示意性橫截面圖示。圖51是一個(gè)記憶體陣列之示意圖，該記憶體包括圖50中所示類(lèi)型的多個(gè)單元。圖52是一個(gè)圖50中所示類(lèi)型的一個(gè)記憶體單元之示意性頂視圖。根據(jù)本發(fā)明的另一實(shí)施例，圖53是一個(gè)雙端口記憶體單元的示意圖，在此雙商品記憶體單元上一個(gè)雙端口浮體電晶體串聯(lián)連接到兩個(gè)存取電晶體上。本發(fā)明的詳述在描述本記憶體的器件和方法之前，應(yīng)當(dāng)理解，本發(fā)明并不限定于特定的實(shí)施例中，因其會(huì)發(fā)生變化。同時(shí)，也要知悉，本文使用的術(shù)語(yǔ)是用于描述特定實(shí)施例的目的，并且限于此，因?yàn)楸景l(fā)明的范圍將僅受限于所附的發(fā)明聲明要求。當(dāng)提供數(shù)值的范圍時(shí)，應(yīng)當(dāng)理解，每個(gè)中間值，除非上下文清楚地指出，否則，該范圍的上限和下限之間的下限單位的十分之一，也具體地公開(kāi)。在規(guī)定范圍內(nèi)的任何規(guī)定值或中間值和在規(guī)定范圍內(nèi)任何其他聲明數(shù)值或中間數(shù)值之間每一個(gè)較小的范圍，均包含于本發(fā)明之中。這些較小范圍的上限和下限可以獨(dú)立地包括或不包括于范圍內(nèi)。而且，在此較小范圍內(nèi)包含其中之一的限制、或兩者限制均不包含的、或兩者限制均包含的每一個(gè)范圍，也均包括于本發(fā)明之內(nèi)，遵循本規(guī)定范圍內(nèi)的任何特別排他限制。在規(guī)定的范圍內(nèi)包括的一個(gè)或兩個(gè)的限制，不包含這些被納入的限制兩者之一或不包含兩個(gè)這些被納入的限制之范圍亦包括在本發(fā)明之內(nèi)。除非另有定義，本文所用的所有技術(shù)和科學(xué)術(shù)語(yǔ)具有在本發(fā)明所屬的本領(lǐng)域的普通技術(shù)人員所通常理解的相同的含義。雖然任何類(lèi)似或等同于本文上述的那些方法和材料可用于本發(fā)明的實(shí)施或測(cè)試，但是優(yōu)選的方法和材料也在此說(shuō)明。本文所提到的所有出版物都引入本文作為參考以提示和描述所引用之出版物相關(guān)的方法和/或材料。必須指出，本文所用的，并在所附的權(quán)利要求書(shū)中，單數(shù)形式“一”，“一個(gè)”，和“一種”包括復(fù)數(shù)對(duì)象，除非另有明文規(guī)定。由此，舉例說(shuō)明如下，所提到的“一單元”包括多元化的此類(lèi)單元，而提到“一種終端”則會(huì)包括一個(gè)或多個(gè)終端及在本技術(shù)領(lǐng)域的技術(shù)人員已知的等同物。諸如此類(lèi)。這里所討論的出版物僅指本申請(qǐng)的申請(qǐng)日之前所披露的內(nèi)容。此處任何資訊均不被解釋為承認(rèn)本發(fā)明無(wú)權(quán)憑借以往的發(fā)明早于這樣的出版物。另外，實(shí)際的出版日期可能有所不同，可能需要另外證實(shí)。根據(jù)本發(fā)明的實(shí)施例，圖1A是一記憶體單元的示意圖，該記憶體包括50M記憶體器件和50A存取器件，這兩種器件為串聯(lián)連接。記憶體單元50是一種記憶體單元的通用表示圖，此種記憶體單元包括上述之一記憶體件和一存取器件，其一般地表示西方所描述的具體實(shí)施例，例如：100，100B，102，104，100R1，100R2，200，300，和500。50M記憶體器件其功能為保存記憶體單元50的狀態(tài)，通過(guò)存取器件50A進(jìn)行存取。存取器件50A連接到終端，例如，顯示于1A的字線終端72和位線終端76，其用于在一個(gè)記憶體陣列中選擇一個(gè)記憶體單元50。該記憶體陣列包括記憶體單元50的多個(gè)行與列。在一個(gè)串聯(lián)連接中，例如：在50M記憶體器件和50A存取器件，相同電流流經(jīng)每個(gè)器件。因此，50A存取器件可被用于在讀或?qū)懖僮髦嘘P(guān)閉或取消一個(gè)未被選中的記憶體單元50。根據(jù)本發(fā)明的實(shí)施例，圖1B描述一記憶體單元50。其中，50M記憶體器件是一個(gè)雙穩(wěn)浮體器件。例如，正如Widjaja等人于美國(guó)專(zhuān)利申請(qǐng)?zhí)枮?010/00246284，標(biāo)題為“具有浮體電晶體的半導(dǎo)體記憶體及其操作方法”(“Widjaja-1”)中上述的一樣，和美國(guó)專(zhuān)利號(hào)為2010/0034041，標(biāo)題為“帶有浮體電晶體使用可控矽整流器原理的半導(dǎo)體記憶體件之操作方法”(“Widjaja-2”)中上述的一樣，美國(guó)專(zhuān)利申請(qǐng)?zhí)枮?012/0217549，標(biāo)題為“帶有電浮體電晶體的非對(duì)稱(chēng)半導(dǎo)體記憶體器件”(“Widjaja-3”)中所描述一樣，以及美國(guó)申請(qǐng)專(zhuān)利號(hào)為13/746,523，標(biāo)題為“帶電浮體的記憶體器件”(“Widjaja-4”)中上述內(nèi)容一樣，它們完整引用于此)，其中，存取器件50A是一個(gè)金屬氧化半導(dǎo)體電晶體(MOS)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，圖2A顯示一記憶體器件100的示意性橫截面視圖。記憶體器件100包括兩個(gè)電晶體：帶有電浮體24的電晶體40和存取電晶體42.記憶體單元100包括一個(gè)初級(jí)傳導(dǎo)類(lèi)型，例如：p-類(lèi)型的一個(gè)基板10?；?0典型由矽制成，但是也可能包括鍺，矽鍺，砷化鎵，碳納米管，或其他半導(dǎo)體材料。在本發(fā)明的一些實(shí)施例中，基板10為半導(dǎo)體晶圓的基體材料。在其他實(shí)施例中，基板10可為初級(jí)傳導(dǎo)類(lèi)型的一個(gè)阱，嵌入于二級(jí)傳導(dǎo)類(lèi)型的一個(gè)阱或，二級(jí)傳導(dǎo)類(lèi)型，例如：n-型的基體半導(dǎo)體材料的晶圓中。它可作為設(shè)計(jì)選擇的一種材料(未在圖中顯示)。為了簡(jiǎn)化描述，基板10常為半導(dǎo)體基體材料，如圖2A所示。浮體電晶體40也包括一個(gè)二級(jí)傳導(dǎo)類(lèi)型例如：n-類(lèi)型的一個(gè)埋層區(qū)；初級(jí)傳導(dǎo)類(lèi)型例如：p-型的一個(gè)浮體區(qū)；二級(jí)傳導(dǎo)類(lèi)型，例如：n-類(lèi)型的源極/漏區(qū)16和18。可通過(guò)在基板10的材料上注入離子而形成埋層30。或者，可以在基板10表面外延長(zhǎng)出埋層30。初級(jí)傳導(dǎo)類(lèi)型的浮體區(qū)24在頂部與表面14，源極線區(qū)16，漏區(qū)18和絕緣層62接界，在側(cè)面與絕緣層26接界，并且在底部與埋層30接界。如果注入埋層30，浮體24可以是埋層30上原基板10材料的一部分。另外，浮體24可外延生長(zhǎng)出來(lái)。取決于埋層30和浮體24的形成方式，浮體24可能在一些實(shí)施例中具有與基板10相同的摻雜方式，或者在其他實(shí)施例中，采用不同的摻雜方式。柵60被置于源極線區(qū)16與漏區(qū)18之間，位于浮體區(qū)24之上。柵60通過(guò)一個(gè)絕緣層62與浮體區(qū)24絕緣。絕緣層62可能會(huì)由二氧化矽和/或其他非電傳導(dǎo)材料，包括高K非電傳導(dǎo)材料，例如，但不限于，過(guò)氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。例如，柵60可能由多晶矽材料或金屬柵極電極制成，例如：鎢，鉭，鈦及其氧化物。盡管可以使用其他絕緣材料，絕緣層26(例如，像淺溝槽隔離(STI))，可由氧化矽制成。絕緣層26將浮體電晶體40與相鄰浮體電晶體40及相鄰存取電晶體42進(jìn)行絕緣。絕緣26的底部可能位于埋區(qū)30內(nèi)部，從而使得埋區(qū)30保持連續(xù)，如圖2A所示。另外，絕緣層26的底部可能位于埋區(qū)30下面，如圖2C所示。這需要一個(gè)較淺的絕緣層28，其絕緣浮體區(qū)24，但是可使埋層30在橫截面視圖的垂直方向上是連續(xù)的，如圖2C所示。簡(jiǎn)單地說(shuō)，只有一個(gè)所有方向上帶有連續(xù)埋區(qū)30的記憶體單元100自此顯示。存取電晶體42包括一個(gè)初級(jí)傳導(dǎo)類(lèi)型(例如：p-類(lèi)型)的阱區(qū)，源極區(qū)20和二級(jí)傳導(dǎo)類(lèi)型(例如：n-類(lèi)型)的位線區(qū)22.初級(jí)傳導(dǎo)類(lèi)型的阱區(qū)12電連接到基板區(qū)10，因此不會(huì)懸空。柵64能過(guò)一個(gè)絕緣層66與阱區(qū)12絕緣。絕緣層66可能由氧化矽和/或其他非電傳導(dǎo)材料做成，包括高-K非電傳導(dǎo)材料，例如，但不僅限于，過(guò)氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。柵64可由多晶矽材料或金屬柵極電極制成，例如，鎢，鉭，鈦及其氮化物。浮體電晶體40的漏區(qū)18通過(guò)一個(gè)傳導(dǎo)元件94連接到存取電晶體42的源極區(qū)20。傳導(dǎo)元件90連接浮體電晶體40(它也可被稱(chēng)為記憶體件100的源極線區(qū)16)的源極線區(qū)16到源極線終端74(SL)，而傳導(dǎo)性元件92連接存取電晶體(它也可被稱(chēng)為記憶體件100的位線區(qū)22)線區(qū)22到位線(BL)終端76。傳導(dǎo)元件90，92和94可由鎢或矽化物的矽形成(但不僅限于此)。除了SL終端74和BL終端76以外，記憶體單元100也包括字線1(WL1)終端70，該終端電連接到浮體電晶體40的柵60；字線2(WL2終端72)，該終端電連接到存取電晶體42的柵64；埋阱(BW)終端78，該終端電連接到浮體電晶體40的埋阱區(qū)30；和基板(SUB)終端80，該終端連接到基板區(qū)10。另一個(gè)實(shí)施例，如圖2B中所示，浮體電晶體40的漏區(qū)1818和存取電晶體的源極區(qū)20可通過(guò)獨(dú)立的傳導(dǎo)元件94A和94B連接起來(lái)，然后可通過(guò)使用其他傳導(dǎo)材料，例如：鋁或銅的金屬進(jìn)行連接(未顯示于圖2B)。圖3A描述了記憶體器件100的等效電路圖，其顯示由源極線區(qū)16形成的浮體電晶體40，由源極區(qū)20形成的漏區(qū)18，柵60和存取電晶體42，以串聯(lián)連接的位線區(qū)22和柵64。在浮體電晶體40中固有的器件為雙極器件44，由埋阱區(qū)30，浮體區(qū)24，和源線區(qū)16，以及雙極器件46，其由埋阱區(qū)30，浮體區(qū)24及漏區(qū)18形成。同樣，固有于浮體電晶體40的器件是雙極器件48，其由源極線區(qū)16，浮體區(qū)24，和漏區(qū)18形成。為圖紙清晰明了起見(jiàn)，雙極器件48分別顯示于圖3B。根據(jù)本發(fā)明的實(shí)施例，圖4A描述記憶體單元50，其中，記憶體器件50M是一個(gè)雙穩(wěn)態(tài)浮體器件，而存取器件50A是一個(gè)雙極電晶體。圖4B為記憶體單元100B的一個(gè)示意性橫截面視圖，其為圖4A的記憶體單元50之示例性實(shí)施例。在示例性記憶體單元100B，記憶體單元100B的狀態(tài)保存在浮體電晶體40(其對(duì)應(yīng)于圖4A記憶體器件50M)，而雙極電晶體42B的作用為存取器件(其對(duì)應(yīng)于圖4A的存取器件50A)。雙極電晶體42B(圖4A電晶體50A的具體實(shí)施之通用表示圖和圖1A中存取電晶體50A更一般表示)，其由源極區(qū)20，阱區(qū)12，和漏區(qū)22形成，它作為記憶體單元100B的存取器件。柵極64(連接到WL2終端72)未與阱區(qū)12連接，并作為雙極電晶體42B的基極終端。對(duì)包括多個(gè)記憶體單元100的一個(gè)記憶體陣列，如圖3A-3B(作為記憶體50的一個(gè)示例性實(shí)施，如圖1A所示)所示，以及記憶體單元操作將進(jìn)行描述。簡(jiǎn)單而言，后續(xù)的大部分描述將使用一個(gè)MOS電晶體作為存取器件50A的一個(gè)例子。然而，應(yīng)該理解的是，使用一個(gè)雙極電晶體作為存取器件之記憶體單元50的操作遵循同樣的原則。圖5顯示記憶體單元100(包括4個(gè)記憶體單元100示例性例子，標(biāo)記為100a,100b,100c,和100d)的示例性記憶體陣列120，該陣列按行和列排列。在很多但并非全部出現(xiàn)示例性陣列120中的圖示中，在上述之操作有一個(gè)選定的記憶體單元100時(shí)，代表記憶體單元100A將為一個(gè)(或在一些實(shí)施中多個(gè))“選定的”記憶體單元100。在這類(lèi)圖中，代表記憶體單元100B將是與選定的代表記憶體單元100A共用同一行的未被選中的記憶體單元100的代表，代表記憶體單元100C將是與選定的代表記憶體單元100A共用同一列的未被選中的記憶體單元100的代表，而代表記憶體單元100D將是未與選定的代表記憶體單元100A共用同一行或同一列的未被選中的記憶體單元100的代表。圖5為70A到70N的WL1終端，72A到72N的WL2終端，74A到74N的SL終端，78A到78N的BW終端，80A到80N的SUB終端，以及76A到76P的BL終端。WL1,WL2,SL,和BW終端之一與記憶體單元100的一個(gè)單獨(dú)行一起顯示，而且，任一BL終端76與記憶體單元100的一個(gè)單獨(dú)列一起顯示。在本技術(shù)領(lǐng)域的普通技術(shù)人員將會(huì)理解，很多其他記憶體陣列120的安排和布局都是可能的。例如，只有一個(gè)共同的SUB終端80是通過(guò)記憶體陣列120的一段或通過(guò)整個(gè)記憶體陣列120進(jìn)行呈現(xiàn)。同樣，其他終端可以被分段或緩沖。而控制電路，例如：字解碼器，列解碼器，分割器，讀出放大器，寫(xiě)入放大器等等，可在陣列120周轉(zhuǎn)排布或在陣列120的子陣列中插入。因此，描述的示例性實(shí)施例，特征，設(shè)計(jì)選項(xiàng)等等，不以任何方式作限制作用。圖6顯示一個(gè)替代陣列122，其上記憶體單元100在鏡像配置中排列。其中，一個(gè)記憶體單元100的源極線區(qū)16(其連接到SL終端74)與一個(gè)帶有位線區(qū)22(其連接到BL終端76)的相鄰單元100的一個(gè)源極線區(qū)16鄰近，而根據(jù)本發(fā)明的一個(gè)實(shí)施例，此位線區(qū)22與另一個(gè)相鄰單元100的位線區(qū)22相鄰。對(duì)記憶體單元100可執(zhí)行幾種操作，例如，保持操作，讀操作，寫(xiě)邏輯-1和寫(xiě)邏輯-0操作。圖7和圖8分別為在記憶體陣列120的保持操作和在一個(gè)選定的記憶體單元100的保持操作。保持操作通過(guò)施加一個(gè)正回饋偏壓到BW終端78，在WL1終端70和WL2終端72上的零或低負(fù)偏壓以關(guān)閉浮體電晶體40和存取電晶體42的通道區(qū)，以及SL終端74、SUB終端80和BL終端76上的零偏壓而執(zhí)行。施加到連接于BW終端78的埋層區(qū)30之正回饋偏壓將保持記憶體單元100的狀態(tài)，該記憶體單元100通過(guò)保持存儲(chǔ)于對(duì)應(yīng)浮體電晶體40的浮體區(qū)24之電荷而連接起來(lái)。在一個(gè)實(shí)施例中，記憶體單元100的保持操作的偏壓條件是0.0伏，其施加于WL1終端70，WL2終端72，SL終端74，BL終端76，和SUB終端78，并且一個(gè)正電壓，例如+1.2伏施加于BW終端78。在其他實(shí)施例中，不同電壓可能被施加于記憶體單元100的各個(gè)終端作為設(shè)計(jì)選擇。而且，在此所述之示例電壓不以任何方式作限制作用。從圖3中所示之記憶體單元100等效電路圖可知，在記憶體單元100的浮體電晶體40內(nèi)固有的是雙極器件44和46，其雙極器件44的帶圖顯示于圖9A和9B中。圖9A顯示當(dāng)浮體區(qū)24為正向充電以及施加于埋區(qū)30的一個(gè)正偏壓時(shí)的雙極器件44的帶圖。雙極器件46的能帶圖類(lèi)似于圖9A所示，漏區(qū)18替代源極線區(qū)16。虛線顯示了雙極器件44的各區(qū)內(nèi)之費(fèi)米能級(jí)。眾所周知，費(fèi)米能級(jí)位于表明價(jià)帶(帶隙的底部)的頂部之實(shí)線27與表明導(dǎo)帶(帶隙的頂部)底部的實(shí)線29兩者之間的帶隙。如果浮體24為正向充電，對(duì)應(yīng)于邏輯-1的一個(gè)狀態(tài)，雙極電晶體44和46將會(huì)被打開(kāi)，因?yàn)楦◇w區(qū)降低流向基區(qū)的電子之能量勢(shì)壘。一旦被注入到浮體區(qū)24，電子將被掃入到埋阱區(qū)30(其連接到BW終端78)，因?yàn)檎珘罕皇┘拥铰褛鍏^(qū)30。由于正偏壓的作用，電子通過(guò)一個(gè)碰撞電離機(jī)制被加速并建立額外的熱載流子(熱孔和熱電子對(duì))。產(chǎn)生的熱電子流入到BW終端78，而產(chǎn)生的熱孔將隨后注入浮體區(qū)24。當(dāng)滿足以下條件β×(M-1)≈1–其中，β是一個(gè)雙極電晶體44或46的正向共發(fā)射極電流增益，而M是碰撞電子系數(shù)注入到浮體區(qū)24的孔穴數(shù)量補(bǔ)償丟失的電荷因?yàn)楦◇w區(qū)24和源極線區(qū)16或位線區(qū)18之間的pn結(jié)正向偏置電流，以及因?yàn)榭籽ㄖ亟M。作為一個(gè)正向回饋機(jī)制的結(jié)果，此過(guò)程保持存儲(chǔ)于浮體區(qū)24的電荷(例如：孔穴)，只要一個(gè)正偏壓通過(guò)BW終端78被施加于埋阱區(qū)22，該浮體區(qū)一直使npn雙極電晶體44和46保持打開(kāi)狀態(tài)。當(dāng)β×(M-1)的乘積接近1并且其特征在于通過(guò)孔電流移到一個(gè)雙極電晶體基區(qū)的區(qū)域有時(shí)候也被稱(chēng)為反向基極區(qū)，而且已經(jīng)有例子描述于“基于雙極電晶體的反向基極電流(RBC)效應(yīng)之一個(gè)新靜態(tài)記憶體單元”(K.Sakui等人，第44-47頁(yè)，國(guó)際電子器件會(huì)議，1988年(“Sakui-1”))，“基于雙極電晶體的反向基極電流效應(yīng)之一個(gè)新靜態(tài)記憶體單元”(K.Sakui等人，第1215-1217頁(yè)，IEEE電子器件，編號(hào)6第36卷，1989年6月(“Sakui-2”))，“關(guān)于在崩塌機(jī)制中雙極電晶體的雙穩(wěn)態(tài)行為和開(kāi)基極擊穿—建模與應(yīng)用”(M.Reisch，第1398至1409頁(yè)，IEEE電子器件，編號(hào)6第39卷，1992年6月(“Reisch”))，其完整性內(nèi)容引用于此，并入本文?；诜聪蚧鶚O電流區(qū)的鎖定行為也已經(jīng)描述于雙電阻(例如，雙穩(wěn)態(tài)電阻)例子中，“雙穩(wěn)態(tài)電阻(雙電阻)-無(wú)柵矽納米線記憶體”(J.-W.Han和Y.-K.Choi，第171-172頁(yè)，2010年VLSI技術(shù)研討會(huì)，技術(shù)論文文摘，2010年，(“J.-W.Han”))，其完整性內(nèi)容引用于此，并入本文。在一個(gè)雙終端雙電阻器件，仍然需要一個(gè)刷新操作。J.-W.Han描述矽納米線雙電阻記憶體的一個(gè)200ms數(shù)據(jù)存儲(chǔ)。在記憶體單元100，因垂直雙極電晶體44和46記憶體單元的狀態(tài)將被保持，而余下的單元操作(例如：讀和寫(xiě)操作)通過(guò)橫向雙極電晶體48和MOS電晶體40進(jìn)行管理。因此，保持操作不需要任何記憶體單元100存取中斷。如果浮體24為電中性(浮體24上的電壓等于接地源極線區(qū)16上的電壓)，對(duì)應(yīng)于邏輯-0的一個(gè)狀態(tài)，無(wú)電流流經(jīng)雙極電晶體44和46。雙極器件44和46將保持關(guān)閉狀態(tài)，并且無(wú)碰撞電離發(fā)生。因此，在邏輯-0狀態(tài)里的存儲(chǔ)單元將保持于邏輯-0的狀態(tài)。圖9B顯示光浮體區(qū)24是電中性且一個(gè)偏壓被施加于埋阱區(qū)30上時(shí)的內(nèi)在雙極器件44的能帶圖。在此狀態(tài)下，接界于實(shí)線27A和29A的帶隙之能級(jí)在雙極器件44的各區(qū)內(nèi)是不同的。因?yàn)楦◇w區(qū)24和源極線區(qū)16的電勢(shì)是相等的，而費(fèi)米級(jí)是恒定的，導(dǎo)致源極線區(qū)16和浮體區(qū)24兩者之間有一個(gè)能量勢(shì)壘。為參考之用，實(shí)線23表明了源極線區(qū)16和浮體區(qū)24之間的能量勢(shì)壘。能量勢(shì)壘防止電子自源極線區(qū)16(連接到SL終端)流向浮體區(qū)24。由此，雙極器件44將保持關(guān)閉狀態(tài)。一個(gè)浮體記憶體的自主刷新無(wú)需要求首先讀取記憶體單元的狀態(tài)，此點(diǎn)已經(jīng)有描述于“浮體單元(FBC)的自主刷新”(Ohsawa等人，第801-804頁(yè)，國(guó)際電子器件會(huì)議，2008年,(“Ohsawa”))，美國(guó)7,170,807“數(shù)據(jù)記憶體件和使用此類(lèi)器件的刷新方法”(Fazan等人，(“Fazan”))，其完整性內(nèi)容引用于此，并入本文。Ohsawa和Fazan通過(guò)使用周期柵及漏極電壓脈沖進(jìn)行自動(dòng)刷新，該方法中斷對(duì)正在被刷新的記憶體單元的存取。在記憶體單元100，由于垂直雙極電晶體44和46可以得到多于一個(gè)的穩(wěn)態(tài).。記憶體單元100的讀和寫(xiě)操作由橫向雙極電晶體48和MOS電晶體40控制。因此，保持操作不需要對(duì)記憶體單元100存取的任何中斷。在圖7中的保持操作中，無(wú)個(gè)別選定的存儲(chǔ)單元。而是由埋阱終端78A到78N進(jìn)行事先選取。但是選取可能是獨(dú)立的行，也可能是多行，或包括陣列120的所有行。圖9C顯示凈電流I流進(jìn)或流出浮體區(qū)24的圖形，它作為浮體24(未按比例繪制)之電勢(shì)V的一個(gè)函數(shù)。負(fù)電流表明凈電流流入到浮體區(qū)24，而正電流表明凈電流流出浮體區(qū)24.低的浮體24的電勢(shì)上，其位于圖9C的0V和VFB0之間，作為浮體區(qū)24形成的pn結(jié)二極體和埋阱區(qū)30被反向偏置的結(jié)果，凈電流流入到浮體區(qū)24中。如果浮體區(qū)24的電勢(shì)數(shù)值位于VFB0和VTS之間，電流就會(huì)切換方向，使得凈電流流出浮體區(qū)24.。這是因?yàn)殡S著浮體區(qū)24不斷往正值增大，由浮體區(qū)24和埋阱區(qū)30形成的pn結(jié)二極體被正向偏置。結(jié)果，如果浮體區(qū)24的電勢(shì)小于VTS，那么，在穩(wěn)態(tài)情況下，浮體區(qū)24將達(dá)到VFB0。如果浮體區(qū)24的電勢(shì)大于VTS，那么，電流就會(huì)切換方向，使得凈電流流入浮體區(qū)24，這時(shí)基極電流流入浮體區(qū)24，大于pn結(jié)二極體漏電流的結(jié)果。當(dāng)浮體區(qū)24電勢(shì)高于VFB1，凈電流就會(huì)流出浮體區(qū)24。這是因?yàn)閜n結(jié)二極體漏電流再次大于雙極器件44和46的基極電流。保持操作使得浮體區(qū)單元有兩個(gè)穩(wěn)態(tài)：邏輯-0狀態(tài)和邏輯-1狀態(tài)，這兩種狀態(tài)由能量勢(shì)壘隔開(kāi)，它們分別用VFB0,VFB1,和VTS表示。圖9D是記憶體單元100的一個(gè)勢(shì)能面(PES)的示意曲線圖，其顯示兩個(gè)穩(wěn)態(tài)的另一個(gè)表示，這兩個(gè)穩(wěn)態(tài)源于施加一個(gè)回饋偏壓到BW終端78(其連接到埋阱區(qū)30)所致。電流切換方向的浮體24之?dāng)?shù)值，例如：VFB0,VFB1,和VTS可能過(guò)施加于BW終端78的電勢(shì)進(jìn)行調(diào)制。這些數(shù)值也取決于溫度。通過(guò)提高可存儲(chǔ)于浮體24的電荷數(shù)量，保持/待機(jī)操作也會(huì)導(dǎo)致一個(gè)更大的存儲(chǔ)窗。無(wú)保持/待機(jī)操作，可存儲(chǔ)于浮體24的最大電勢(shì)受限于平帶電壓VFB，因?yàn)榱魅雲(yún)^(qū)塊16和18的結(jié)漏電流在浮體電勢(shì)大于VFB.時(shí)成倍增加。然而，通過(guò)施加一個(gè)正電壓到BW終端78，雙極動(dòng)作導(dǎo)致一個(gè)孔穴電流流入到浮體24，補(bǔ)償浮體24和區(qū)域16與18的結(jié)漏電流。結(jié)果，存儲(chǔ)于浮體24的最大電荷VMC可通過(guò)施加一個(gè)正偏壓到BW終端78以得到提高，如圖9E所示。存儲(chǔ)于浮體24的最大電荷數(shù)量的提高將會(huì)導(dǎo)致一個(gè)更大的記憶體窗口。描述于Ranica-1,Ranica-2,Villaret,和Pulicani的浮體DRAM單元，只表現(xiàn)出一個(gè)穩(wěn)定的狀態(tài)，其往往是指定為邏輯-0狀態(tài)。Villaret描述特性雙極電晶體通過(guò)牽引電子提高邏輯狀態(tài)的數(shù)據(jù)保留，反之，這些電子將與存儲(chǔ)于浮體區(qū)的孔穴重新結(jié)合。然而，只有一個(gè)穩(wěn)態(tài)被觀測(cè)到，因?yàn)闊o(wú)孔穴注入到浮體區(qū)以補(bǔ)償電荷泄漏和重組。圖10和圖11示出分別執(zhí)行于記憶體陣列120和一個(gè)選定的記憶體單元100的替代保持操作。保持操作通過(guò)施加一個(gè)正的回饋偏壓到SUB終端80，0或小的負(fù)偏壓于WL1終端70和WL2終端72的以關(guān)閉浮體電晶體40和存取電晶體42的通道，0偏壓于SL終端74，BL終端76而執(zhí)行，而保持BW終端78懸空。在這些條件下，如果記憶體單元100是邏輯-1狀態(tài)且無(wú)存儲(chǔ)于浮體區(qū)24的一正電荷，記憶體單元100的特征矽可控整流器(SCR)，其由基板10，埋阱區(qū)30，浮體區(qū)24形成；而且，源極線區(qū)16或漏區(qū)18打開(kāi)，從而保持在浮體區(qū)24的正電荷。在邏輯-0狀態(tài)的記憶體單元將保持在阻塞狀態(tài)，因?yàn)楦◇w區(qū)24的電壓為正，因此浮體24不打開(kāi)SCR器件。由此，電流不流過(guò)SCR器件，而且記憶體單元100保持邏輯-0狀態(tài)。在此保持操作中，通常連接到相同SUB終端的所有記憶體單元100將會(huì)被保持以精確維持其數(shù)據(jù)狀態(tài)。在一個(gè)實(shí)施例中，施加以下的偏壓條件進(jìn)行替代保持操作：0.0伏施加于WL1終端70，WL2終端72，SL2終端74，BL終端76；例如，一個(gè)正電壓，例如+1.2伏施加于SUB終端80，而B(niǎo)W終端78保留懸空。在另一個(gè)實(shí)施例中，不同電壓可施加于記憶體單元100的各個(gè)終端，其作為設(shè)計(jì)選擇，并且所描述的示例性電壓不以任何形式限制。另外，BW終端78可能會(huì)被從陣列120中消除，保留埋阱區(qū)30懸空。回饋偏壓的應(yīng)用，不管是通過(guò)顯示于圖7和圖8的BW終端78，還是顯示于圖10和圖11的SUB終端80，導(dǎo)致雙態(tài)浮體24的兩個(gè)狀態(tài)(其例子描述于Widjaja-1,Widjaja-2,Widjaja-3,和Widjaja-4)。雙極電晶體的雙態(tài)行為也已經(jīng)描述于以下文章中，“雙極電晶體的雙態(tài)行為和開(kāi)基極擊穿”M.Reisch，第1398-1409頁(yè)，IEEE電子器件，編號(hào)6第39卷，1992年06月(“Reisch”))，其完整性內(nèi)容引用于此，并入本文。Reisch和Sakui都描述一個(gè)雙聚BiCMOSSRAM單元，其使用一個(gè)雙極電晶體和一個(gè)MOS電晶體。它與一個(gè)浮體電晶體操作為一個(gè)無(wú)電容DRAM。相反，在一個(gè)記憶體單元上，只有一個(gè)穩(wěn)態(tài)浮體24(如以下文章所述一樣，“一個(gè)無(wú)電容1T-DRAM單元”(S.Okhonin等人，第85-87頁(yè)，IEEE電子器件快報(bào)，編號(hào)02第23卷，2002年02月(“Okhonin-1”))，“在SOI上使用一個(gè)電晶體增益單元的記憶體設(shè)計(jì)”(T.Ohsawa等人，第152-153頁(yè)，技術(shù)文摘，2002年IEEE國(guó)際固態(tài)電路會(huì)議，2002年02月(“Ohsawa-1”))，“進(jìn)一步了解無(wú)電容浮體DRAM的物理以及建?！?，A.Villaret等人，第2447-2454頁(yè)，IEEE電子器件，編號(hào)11第52卷，2005年11月(“Villaret”))，“用CMOS90nm技術(shù)建制的縮小1T-大容量器件作低成本eDRAM應(yīng)用”(R.Ranica等人，第38-41頁(yè)，技術(shù)文摘，VLSI技術(shù)研討會(huì)，2005年(“Ranica”))，以及“特征雙極電晶體機(jī)制的模擬用于大基板上未來(lái)無(wú)電容eDRAM”(R.Pulicani等人，第966-969頁(yè)，2010年，第17屆電子，電路和系統(tǒng)IEEE國(guó)際會(huì)議，2010年12月(“Pulicani”))。其完整性內(nèi)容引用于此，并入本文。記憶體單元100和陣列120的讀操作將會(huì)結(jié)合圖12和圖13描述。任何已知之感測(cè)機(jī)制，可與記憶體單元100一起使用。存儲(chǔ)于浮體24上的電荷數(shù)量可通過(guò)監(jiān)測(cè)記憶體單元100的單元電流而被感測(cè)到。相較于單元100是在一個(gè)邏輯-0狀態(tài)且其在浮體區(qū)24中無(wú)孔穴的情形，如果記憶體單元100是牌一個(gè)邏輯-1狀態(tài)時(shí)，該狀態(tài)在本體區(qū)24內(nèi)有孔穴，那么，記憶體單元將有一個(gè)更高的單元電流(例如：自BL終端端76流向SL終端端74的電流)。典型連接到BL終端76的一個(gè)感測(cè)電路可接下來(lái)被用于確定記憶體單元的數(shù)據(jù)狀態(tài)。在一個(gè)例子中，通過(guò)應(yīng)用后續(xù)偏壓條件，可在記憶體單元上執(zhí)行一個(gè)寫(xiě)操作。一個(gè)正電壓施加于WL2終端72上，其打開(kāi)存取電晶體42；一個(gè)正電壓施加于BL終端76上，零電壓施加于SL終端74上，零電壓或正電壓施加于BW終端78上，且零電壓施加于SUB終端80上。正電壓也可施加于WL1終端70上以進(jìn)一步提高流經(jīng)記憶體單元100的電流，其從BL終端76到SL終端74。相較于記憶體單元100為邏輯-0狀態(tài)且浮體區(qū)24內(nèi)無(wú)孔穴，如果記憶體100為一個(gè)邏輯-1狀態(tài)且浮體區(qū)24內(nèi)有孔穴，那么一個(gè)更高的電流將從BL終端76流向選中的記憶體單元100之SL終端74.。在一個(gè)特別應(yīng)用實(shí)施例中，施加+1.2伏電壓于WL1終端70，WL2終端72，BL終端76，BW終端78；施加0.0電壓于SL終端74和SUB終端80。在其他實(shí)施例中，可能施加不同電壓于記憶體100的各個(gè)終端上，以作為設(shè)計(jì)選擇，且在此所述之示例性電壓不作任何限制。存取器電晶體42用于在一個(gè)讀操作中幫助選擇記憶體單元100，因?yàn)樵诓煌兄?例如：記憶體100C和100D)，未被選中的記憶體單元的存取電晶體42是關(guān)閉的。它將不會(huì)傳送施加于BL終端76的正電壓到浮體電晶體40的漏區(qū)18上。結(jié)果，不同行上未被選中的記憶體單元的浮體電晶體40未有電流流過(guò)。不同列(例如：記憶體單元100B和100D)上未被選中的記憶體單元將不會(huì)傳導(dǎo)電流，因?yàn)?偏壓施加于BL終端76和SL終端74.。圖14和圖15為使用帶到帶隧穿機(jī)制的一個(gè)示例性寫(xiě)邏輯-1操作，其中，使用下列偏壓條件：施加一個(gè)正偏壓于WL2終端74，打開(kāi)被選中的記憶體單元100之存儲(chǔ)電晶體42；施加一個(gè)負(fù)偏壓到WL1終端70，施加一個(gè)正偏壓到BL終端76；施加零偏壓到SL終端74，施加零偏壓或正偏壓到BW終端78，施加零偏壓到SUB終端80.。在一個(gè)特別的非限制實(shí)施例中，施加大約+1.2伏到選定的WL2終端72，施加大約-1.2伏到選定的WL1終端70；施加大約+1.2伏到選定的BL終端76，施加大約+1.2伏到選定的BW終端78，以及施加大約0.0伏到SUB終端80.。施加于WL2終端72的正偏壓將打開(kāi)存儲(chǔ)電晶體42，其將傳遞施加于BL終端76的正偏壓到浮體電晶體40的漏區(qū)18.。浮體電晶體42的漏區(qū)18上現(xiàn)在呈現(xiàn)的正偏壓，以及施加于WL1終端70(其連接到柵60)的負(fù)偏壓，將在柵60附近漏區(qū)18的相接區(qū)域周?chē)a(chǎn)生強(qiáng)電場(chǎng)。強(qiáng)電場(chǎng)將能帶在柵60和漏區(qū)18的交界重疊區(qū)附近急劇向上彎曲，這引起電子從浮體區(qū)24的價(jià)帶隧穿至漏區(qū)18的導(dǎo)帶，將孔穴保留于浮體區(qū)24的價(jià)帶。隧穿經(jīng)過(guò)能帶的電子成為漏區(qū)18的泄漏電流，而孔穴被注入到浮體區(qū)24中并且成為產(chǎn)生邏輯-1的狀態(tài)之孔穴電荷。圖16和圖17為通過(guò)一個(gè)碰撞電離機(jī)制的寫(xiě)邏輯-1操作之示例性偏壓條件，其分別執(zhí)行于記憶體陣列120和一個(gè)選定的記憶體單元100，其中使用以下偏壓條件：施加一個(gè)正電壓于選定的WL2終端72，施加一個(gè)正電壓于選定的WL1終端70，施加一個(gè)正電壓于選定的BL終端76，施加零電壓于SL終端74，施加零電壓或正電壓于BW終端78，施加一個(gè)零電壓于SUB終端80.。施加于WL1終端70和BL終端76的正電壓通過(guò)碰撞電離過(guò)程用于最大化孔穴的生成，其中，浮體電晶體40的漏區(qū)18上的電壓一般大于施加于浮體電晶體40之柵60(其連接到WL1終端70)的電壓.。在一個(gè)特定的非限制性實(shí)施例中，施加大約+1.2伏于選定的WL2終端72，施加大約+0.5伏于選定的WL1終端70，施加大約+1.2伏于選定的BL終端76，施加大約1.2伏于選定的BW終端78，施加大約0.0伏于SUB終端80.。這些電壓水準(zhǔn)僅用于示例性，在不同的實(shí)施例中可能會(huì)有所不同。因此，上述之示例性實(shí)施例，特征，偏置水準(zhǔn)等，均不作限制之用。圖18和圖19為通過(guò)從浮體電晶體40的柵60到浮體區(qū)24的電容耦合之示例性寫(xiě)邏輯-1操作的偏壓條件。其中，使用如下偏壓條件：施加零或低的正電壓于選定的WL2終端72，施加一個(gè)正偏壓于選定的BL終端76，施加一個(gè)正電壓于SL終端74，施加一個(gè)正電壓于BW終端78，施加零電壓于SUB終端80.。WL1終端最初接地，接著它的電勢(shì)被提高到正電壓。被選定的記憶體單元的存取電晶體42被偏置，使得存取電晶體42的源極區(qū)20懸空，例如通過(guò)使得施加于BL終端76的偏壓大于施加于柵64的偏壓與存取電晶體42的閾值電壓兩者之差而實(shí)現(xiàn)。因?yàn)楦◇w電晶體40的通道區(qū)現(xiàn)在懸空，當(dāng)柵區(qū)60(連接到WL1終端70)的電勢(shì)從0(或負(fù)電壓)升高到一個(gè)正電壓，浮體區(qū)24的電勢(shì)將因電容耦合得到提高。施加于埋阱區(qū)30(經(jīng)過(guò)BW終端78)的正偏壓將接著會(huì)通過(guò)碰撞電離過(guò)程產(chǎn)生孔穴，這樣保持了浮體區(qū)24的正電荷。在一個(gè)特定的非限制性實(shí)施例中，施加大約0.0伏到WL2終端72，施加于WL1終端的電壓從0.0伏提高到大約+1.2伏；施加大約+1.2伏電壓到SL終端74，施加大約+1.2伏電壓放BL終端76，施加大約+1.2伏到BW終端78，施加大約0.0伏到SUB終端80.。這些電壓水準(zhǔn)僅用作示例性目的，對(duì)于不同實(shí)施例可能其會(huì)有所不同。因此，描述的示例性實(shí)施例，特征，偏置水準(zhǔn)等等，均不作限制之用。施加于WL1終端70(其被連接到柵極60)的正偏壓之傾斜率可被優(yōu)化以提高從柵60到浮體區(qū)24的耦合率。例子描述于以下文章中，“依照一個(gè)正線性傾斜電壓的一個(gè)浮柵n-通道MOS記憶體單元的基板回應(yīng)”(H.-S.Lee和DSLowrie，固態(tài)電子24，編號(hào)3，第267頁(yè)到273頁(yè)，1981年)，其完整性內(nèi)容引用于此，并入本文。用更高的傾斜率，從柵60到浮體區(qū)24的更高耦合可實(shí)現(xiàn)。根據(jù)一個(gè)本發(fā)明的實(shí)施例，圖20和圖21為一個(gè)寫(xiě)邏輯-0操作的示例性偏壓，所施加的偏壓條件為：施加一個(gè)負(fù)電壓于SL終端74，施加零電壓于WL1終端70，WL2終端72；BL終端76，和SUB終端80。且施加一個(gè)正偏壓到BW終端78.。在這些條件下，浮體24和源極線區(qū)16間的pn結(jié)為正向偏置，其將孔穴從浮體24中疏散。共用相同終端74的所有記憶體單元將被同時(shí)寫(xiě)入。將任意二進(jìn)位數(shù)據(jù)寫(xiě)入到不同記憶體單元100中，一個(gè)寫(xiě)邏輯-0操作將首先被執(zhí)行于將被寫(xiě)入的所有記憶體單元，接著在必須寫(xiě)入邏輯-1的記憶體單元上執(zhí)行一個(gè)或多個(gè)寫(xiě)邏輯-1操作。在一個(gè)特定的非限制性實(shí)施例中，施加大約-1.2伏電壓于選定的SL終端74，施加大約0.0伏電壓于WL1終端70，WL2終端72，BL終端76，和SUB終端80；施加大約+1.2伏電壓施加于BW終端78.。這些電壓水準(zhǔn)僅用于示例性，在不同的實(shí)施例中可能會(huì)有所不同。因此，上述之示例性實(shí)施例，特征，偏置水準(zhǔn)等，均不作限制之用。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，圖22和圖23為一個(gè)寫(xiě)邏輯-0的示例性偏置條件，使用如下偏置條件：施加一個(gè)正偏壓于WL2終端72，施加一個(gè)正電壓于WL1終端70，施加一個(gè)負(fù)偏壓于BL終端76，施加零電壓于SL終端74，施加一個(gè)正偏壓于BW終端78，施加零電壓于SUB終端80.。在這些條件下，存取電晶體42將傳遞施加于BL終端76的負(fù)電壓到浮體電晶體40的漏區(qū)18，正向偏置在浮體24與漏區(qū)18之間的pn結(jié)。也可施加一個(gè)正偏壓到浮體電晶體40(其連接到WL1終端70)的柵60，這將通過(guò)電容耦合提高浮體24的電勢(shì)，并反過(guò)來(lái)提高橫跨浮體24與漏區(qū)18之間的pn結(jié)的電場(chǎng)。施加于BL終端76的負(fù)偏壓和施加于WL2終端的偏壓進(jìn)行配置，以使不同行(例如，記憶體單元100C和100D)中未被選中的單元100的存取電晶體未傳遞負(fù)偏壓到浮體電晶體40的漏區(qū)18.。在一個(gè)特定的非限制性實(shí)施例中，施加大約+1.2的電壓于WL2終端72，施加大約+1.2伏電壓于WL1終端70，施加大約0.0伏電壓于SL終端74，施加大約-0.2伏電壓于BL終端76，施加+1.2伏電壓到BW終端78，施加大約0.0伏電壓于USB終端80.。這些電壓水準(zhǔn)僅用于示例性，在不同的實(shí)施例中可能會(huì)有所不同。因此，上述之示例性實(shí)施例，特征，偏置水準(zhǔn)等，均不作限制之用。一個(gè)低電平有效的方法——將選定的BL終端74偏置于低電壓，例如：零電壓——也可以在記憶體單元100和記憶體陣列120上執(zhí)行操作。根據(jù)本發(fā)明的實(shí)施例，一個(gè)低電平有效讀操作的示例性偏置條件描述于圖24，其中，如下偏置條件施加應(yīng)用于一個(gè)被選定的記憶體單元100A：施加一個(gè)正電壓到WL2終端72A，施加一個(gè)正電壓到WL1終端70，施加零電壓到BL終端76A，施加一個(gè)正電壓到SL終端74A，施加零電壓或正電壓到BW終端78A，施加零電壓到SUB終端80A。以下的偏置條件施加應(yīng)用于未被選定的終端：施加零電壓到WL1終端70，WL2終端72，SL終端74，施加一個(gè)正電壓到BL終端76，施加零電壓或一個(gè)正電壓到BW終端78，施加零電壓到SUB終端80.。在一個(gè)特定的非限制性實(shí)施例中，以下條件施加應(yīng)用于選定的終端：施加大約+1.2伏電壓到WL2終端72，施加大約+1.2伏電壓到WL1終端70，施加+1.2伏電壓到SL終端74，施加大約0.0伏電壓到BL終端76，施加0.0伏電壓到BW終端78，施加大約0.0伏電壓到SUB終端80；然而，下列偏置條件施加于未被選定的終端：施加大約0.0伏電壓到SL終端74，施加大約+1.2伏電壓到BL終端76，施加大約+1.2伏電壓到BW終端78，施加大約0.0伏電壓到SUB終端80.。描述的示例性實(shí)施例，特征，偏置水準(zhǔn)等等，均不作限制之用。根據(jù)本發(fā)明的一個(gè)實(shí)施例，圖25描述示例性偏置條件，該條件施加于低電平有效寫(xiě)邏輯-1操作存儲(chǔ)陣列120之選定的終端，這些條件為：施加一個(gè)正電壓到WL2終端72A，施加一個(gè)正電壓到WL1終端70A，施加零電壓到BL終端76A，施加一個(gè)正電壓高于施加到WL1終端70A之正電壓到SL終端74A，施加零或正電壓到BW終端78A，施加零電壓到SUB終端80A。下列偏置條件施加應(yīng)用于未被選定的終端：施加零電壓到WL終端70，WL2終端72，SL終端74，施加一個(gè)正電壓到BL終端76，施加零電壓或正電壓到BW終端78，施加零電壓到SUB終端80。在一個(gè)特定的非限制性實(shí)施例中，以下條件施加應(yīng)用于選定的終端：約1.2伏的電壓被施加到WL2終端72，約0.5伏的電壓被施加到WL1終端70，大約1.2伏的電壓應(yīng)用到SL終端74，約0.0伏的電壓施加到BL終端76，約0.0伏的電壓被施加到的BW終端78，大約0.0伏的電壓被施加到SUB終端80；而下列偏置條件施加應(yīng)用于未被選定的終端：大約0.0伏的電壓施加到WL1終端70，WL2終端72；大約0.0伏的電壓施加到SL終端74，大約1.2伏電壓施加到BL終端76，大約1.2伏電壓施加到BW終端78，大約0.0伏電壓施加到SUB終端80。描述的示例性實(shí)施例，特征，偏置水準(zhǔn)等等，均不作限制之用。圖26和圖27顯示了記憶體單元102和104的替代實(shí)施例，包括一個(gè)三維記憶體單元結(jié)構(gòu)。在這些實(shí)施例中，記憶體102和104有一個(gè)鰭狀結(jié)構(gòu)52，該結(jié)構(gòu)自基板10頂表面垂直伸出。鰭狀結(jié)構(gòu)52是可傳導(dǎo)的，它可被建制于埋阱層30或阱區(qū)12。記憶體102和104都包括浮體電晶體40和存取電晶體42。在浮體電晶體40，浮體區(qū)24通過(guò)埋阱區(qū)30，源極線區(qū)16，漏區(qū)18，絕緣層62，和絕緣層26進(jìn)行絕緣。在存取電晶體42內(nèi)，阱區(qū)12傳導(dǎo)類(lèi)型與基板10傳導(dǎo)類(lèi)型相同。浮體電晶體40的漏區(qū)18通過(guò)一個(gè)傳導(dǎo)元件44連接到存取電晶體42的源極區(qū)20上。為圖紙清晰明了之目的，傳導(dǎo)元件44并未于圖26和圖27中顯示出來(lái)。記憶體單元102包括在浮體電晶體40的浮基板區(qū)24兩相反側(cè)上的柵60，和在存取電晶體42的阱區(qū)12兩相反側(cè)上的柵64，見(jiàn)圖26所示。另外，柵60和柵64可能在記憶體104內(nèi)分別將浮體區(qū)24和阱區(qū)12的三側(cè)包圍起來(lái)，如圖27所示。存儲(chǔ)單元102和104，包括連接到源極線區(qū)域16的源極線(SL)終端74，連接到位線區(qū)22的位線(BL)終端76，電連接到浮體電晶體40的柵60之字線1(WL1)終端70，電連接到存取電晶體42的柵40之字線2(WL2)終端72，電連接到浮體電晶體40的埋阱區(qū)30之埋阱(BW)終端78，以及連接到基板區(qū)10的基板(SUB)終端80。記憶體單元100，102，和104均有串聯(lián)連接(在舉例中使用了兩個(gè)n-通道電晶體40和42)起來(lái)的具相同傳導(dǎo)類(lèi)型的兩個(gè)電晶體。圖28描述了存儲(chǔ)單元200的另一個(gè)實(shí)施例，其中，存儲(chǔ)電晶體40和存取電晶體42'是具有不同傳導(dǎo)類(lèi)型的兩種電晶體。在本存儲(chǔ)單元200的示例中，浮體電晶體40與存儲(chǔ)單元100類(lèi)似。但是，存取電晶體42'的傳導(dǎo)類(lèi)型與存儲(chǔ)單元100的存取電晶體42之傳導(dǎo)類(lèi)型相異，并且可以包括一個(gè)額外的存取電晶體基板終端80'。根據(jù)要發(fā)明的一個(gè)實(shí)施例，圖29A描述記憶體單元200。存取電晶體42'包括二級(jí)傳導(dǎo)類(lèi)型，例如：n-類(lèi)型，的一個(gè)阱區(qū)12'；源極區(qū)20'；和初級(jí)傳導(dǎo)類(lèi)型，例如：p-型的位線區(qū)22'。二級(jí)傳導(dǎo)類(lèi)型的阱區(qū)12'電連接到埋阱區(qū)30，因此其未懸空。一個(gè)柵64被放置于源極區(qū)20'和位線區(qū)22'之間。柵64能過(guò)一個(gè)絕緣層66與阱區(qū)12'絕緣。絕緣層66可由氧化矽和/或其他非傳導(dǎo)性材料做成，包括高-K非傳導(dǎo)性材料，例如(但不僅限于此)過(guò)氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。柵64可由多晶矽材料或金屬柵極電極做成，例如：鎢，鉭，鈦及其氮化物。絕緣層26的底部可能位于埋區(qū)30下面，如圖29B所示。這要求一個(gè)更淺的絕緣層28，它絕緣浮體區(qū)24，但是允許埋層30在圖29B橫截視圖的正交方向上保持連續(xù)。在圖29A和29B中顯示的記憶體單元200里，存取電晶體40'的阱區(qū)12'連接到埋區(qū)30.因此，在此實(shí)施例中，BW終端78也作為存取電晶體基板終端80，該終端80顯示于圖28的記憶體單元200之等效電路圖中。圖30和31描述記憶體200的等效電路圖，它顯示：浮體電晶體40，其由源極線區(qū)16，漏區(qū)18和柵60形成；以及存取電晶體42'，其由源極區(qū)20'，位線區(qū)22'，和柵64形成；連接方式為串聯(lián)。固有于浮體電晶體40的是：雙極器件44，其由埋阱區(qū)30，浮體區(qū)24和源極線區(qū)16形成；以及雙極器件46，其由埋阱區(qū)30，浮體區(qū)24和漏區(qū)18形成。同樣，固有于浮體電晶體40的是雙極器件48，其由源極線區(qū)16，浮體區(qū)24和漏區(qū)18形成。為圖紙清晰明了起見(jiàn)，雙極器件48在圖31中單獨(dú)顯示。圖32顯示以行和列排列的記憶體單元200(包括記憶體單元200的4個(gè)示例，分別標(biāo)記為200a,200b,200c和200d，如圖所示)之示例性記憶體陣列220。在很多但并非全部出現(xiàn)示例性陣列220的圖上，當(dāng)上述之操作有一個(gè)(或在某些實(shí)施例中有多個(gè))被選定的記憶體單元200，代表記憶體單元200a將是一個(gè)“被選中的”記憶體200的代表。在此類(lèi)圖中，代表記憶體單元200b將是與選定的代表記憶體200a共用一行的未被選定的記憶體單元之代表。代表記憶體單元200c將是與選定的代表記憶體200a共用一列的未被選定的記憶體單元之代表。而代表記憶體單元200d將是與被選定的代表記憶體單元200a不共用同一行或同一列的一個(gè)記憶體單元200之代表。幾種操作可在記憶體單元200上執(zhí)行，例如：保持，讀，寫(xiě)邏輯-1和寫(xiě)邏輯0操作。根據(jù)本發(fā)明的實(shí)施例，圖33顯示在記憶體陣列220上執(zhí)行的保持操作，其遵循的機(jī)制與記憶體陣列120相同。保持操作通過(guò)施加一個(gè)正的回饋偏壓到BW終端78，零偏壓于WL1終端70，WL終端72，SL終端74，SUB終端80，以及BL終端76從而實(shí)現(xiàn)。施加于連接到BW終端78的埋層區(qū)30的正回饋偏壓，將維持記憶體單元200的狀態(tài)。而此記憶體單元200通過(guò)維持存儲(chǔ)于對(duì)應(yīng)浮體電晶體40的浮體區(qū)24上之電荷而被連接。在一個(gè)實(shí)施例中，記憶體單元200的保持操作之偏置條件為：施加0.0伏電壓到WL1終端70，WL2終端72，SL終端74，BL終端76，和SUB終端78；施加一個(gè)正電壓，例如：+1.2伏到BW終端78。在其他實(shí)施例中，可能在記憶體單元200的不同終端會(huì)用不用的電壓以作為設(shè)計(jì)選擇，而且在此所描述之示例性電壓并不用于作限制作用。根據(jù)本發(fā)明的一個(gè)實(shí)施例，圖34描述在記憶體陣列220上執(zhí)行一個(gè)替代的保持操作。此保持操作通過(guò)施加一個(gè)正回饋偏壓到SUB終端80，零偏壓到WL1終端70，WL2終端72，SL終端74，BL終端76，而讓BW終端懸空，而執(zhí)行。在這些條件下，如果記憶體200是邏輯-1狀態(tài)，且有正電荷存儲(chǔ)于浮體區(qū)24，記憶體單元200的特征矽控整流器(SCR)被打開(kāi)，從而維持在浮體區(qū)24上的正電荷。特征矽控整流器由基板10，埋阱區(qū)30，浮體區(qū)24，和源極線區(qū)16或漏區(qū)18形成。在邏輯-0狀態(tài)的記憶體單元將保持堵塞模式，因?yàn)楦◇w區(qū)24的電壓不為正，由此，浮體24未打開(kāi)SCR器件。因此，電流沒(méi)有流經(jīng)SCR器件，并且存儲(chǔ)單元200保持邏輯-0的狀態(tài)。在此保持操作中，通常被連接到相同的SUB終端的所有記憶體單元200將被維持以精確保持它們的數(shù)據(jù)狀態(tài)。在一個(gè)實(shí)施例中，替代保持操作施加下列偏置條件：施加0.0伏電壓到WL1終端70，WL2終端72，SL2終端74，BL終端76，施加一個(gè)正電壓，例如：+1.2伏到SUB終端80，而使BW終端78操持懸空狀態(tài)。在其他實(shí)施例中，不同電壓可能施加于記憶體200的各個(gè)終端上作為設(shè)計(jì)選擇。在此描述的示例性電壓并不以任何方式作限制作用。另外，BW終端78可能會(huì)從陣列220上除去，保持埋阱區(qū)30處于懸空狀態(tài)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，圖35描述了執(zhí)行于存儲(chǔ)陣列220上的一個(gè)讀操作。任何已有的感測(cè)方法均可與記憶體單元200使用。在浮體24里保存的電荷數(shù)量可通過(guò)監(jiān)測(cè)記憶體單元200的單元電流而被感測(cè)到。如果記憶體單元200是一個(gè)邏輯-1狀態(tài)，且在本體區(qū)24里有孔穴，那么，相較于邏輯-0狀態(tài)的單元200且在浮體區(qū)24中無(wú)孔穴的情況，它將有一個(gè)更高的單元電流(如，從BL終端76到SL終端74的電流)。一般連接到BL終端76的一個(gè)感測(cè)電路可以接著被用于確定存儲(chǔ)單元的數(shù)據(jù)狀態(tài)。舉例中的寫(xiě)操作可能過(guò)應(yīng)用下列偏置條件，在記憶體單元200上執(zhí)行操作：施加0電壓到WL2終端72，其打開(kāi)存取電晶體42；施加一個(gè)正電壓到BL終端76；施加零電壓到SL終端74；施加零或正電壓到BW終端78；施加零電壓到SUB終端80。也可以施加正電壓到WL1終端70以進(jìn)一步提高從BL終端76到SL終端74流經(jīng)存儲(chǔ)單元200的電流。如果存儲(chǔ)單元200是一個(gè)邏輯-1狀態(tài)且在浮體區(qū)24中有孔穴，那么，相較于邏輯-1狀態(tài)的存儲(chǔ)單元200且在浮體24中無(wú)孔穴的情況，將有一個(gè)更高的電流從被選的存儲(chǔ)單元200的BL終端76流向SL終端74。在一個(gè)特殊實(shí)施例中，施加+1.2伏電壓到WL1終端70，BL終端76，BW終端78；施加0.0伏電壓到WL2終端72，SL終端74，和SUB終端80。在其他實(shí)施例中，可施加不同的電壓到存儲(chǔ)單元200的各個(gè)終端以作設(shè)計(jì)選擇用，在此所述的示例性電壓不以任何方式作限制作用。存取電晶體42被用于在讀操作中輔助選擇存儲(chǔ)單元200。因?yàn)樵诓煌?例如：存儲(chǔ)單元200c和200d)中未被選定的在記憶體單元的存取電晶體42是被關(guān)閉的(通過(guò)施加于WL2終端72上的一個(gè)正電壓的應(yīng)用而實(shí)現(xiàn))，它將不會(huì)傳遞施加于BL終端76的正電壓到浮體電晶體40的漏區(qū)18.結(jié)果，無(wú)電流流經(jīng)在不同行中未被選定的存儲(chǔ)單元之浮體電晶體40。在不同的列(例如，存儲(chǔ)單元200b和200d)，未被選定的存儲(chǔ)單元將不傳導(dǎo)電流，因?yàn)榱汶妷罕皇┘佑贐L終端76和SL終端74。根據(jù)本發(fā)明的實(shí)施例，圖36描述了使用帶到帶隧穿機(jī)制的一個(gè)寫(xiě)邏輯-1操作，其中，施加如下偏置條件：施加零電壓到WL2終端72，其打開(kāi)被選定的存儲(chǔ)單元200的存取電晶體42；施加一個(gè)負(fù)偏壓到WL1終端70，施加一個(gè)正偏壓到BL終端76，施加一個(gè)零偏壓到SL終端74，施加零偏壓或正偏壓到BW終端78，施加零偏壓到SUB終端80。在一個(gè)特定的非限制性實(shí)施例中，施加大約0.0伏電壓到選定的WL2終端72，施加大約-1.2伏電壓到選定的WL1終端70，施加大約+1.2伏電壓到選定的BL終端76，施加大約+1.2伏電壓到選定的BW終端78，施加大約0.0伏電壓到SUB終端80。施加到WL終端72的零電壓將打開(kāi)p-類(lèi)型存取電晶體42，這將傳遞施加到BL終端76的正偏壓到浮體電晶體40的漏區(qū)18?，F(xiàn)在浮體電晶體40的漏區(qū)18上呈現(xiàn)的正偏壓，以及施加于WL1終端70(其連接到柵60)的負(fù)電壓，將在柵60附近漏區(qū)18的相接區(qū)域周?chē)a(chǎn)生強(qiáng)電場(chǎng)。強(qiáng)電場(chǎng)將能帶在柵和位線的交界重疊區(qū)附近急劇向上彎曲，這引起電子從價(jià)帶隧穿至導(dǎo)帶，將孔穴保留于價(jià)帶。隧穿經(jīng)過(guò)能帶的電子成為泄漏電流，而孔穴被注入到浮體區(qū)24中并且成為產(chǎn)生邏輯-1的狀態(tài)之孔穴電荷。圖37描述通過(guò)一個(gè)碰撞電離機(jī)制的寫(xiě)邏輯-1操作之示例性偏壓條件，根據(jù)本發(fā)明的實(shí)施例，其執(zhí)行于記憶體陣列220，其中使用以下偏壓條件：施加一個(gè)零電壓于選定的WL2終端72，施加一個(gè)正電壓于選定的WL1終端70，施加一個(gè)正電壓于選定的BL終端76，施加零電壓于SL終端74，施加零電壓或正電壓于BW終端78，施加一個(gè)零電壓于SUB終端80。施加于WL1終端70和BL終端76的正電壓通過(guò)碰撞電離過(guò)程用于最大化孔穴的生成，其中，浮體電晶體40的漏區(qū)18上的電壓一般大于施加于浮體電晶體40之柵60(其連接到WL1終端70)的電壓。在一個(gè)特定的非限制性實(shí)施例中，施加大約0.0伏于選定的WL2終端72，施加大約+0.5伏于選定的WL1終端70，施加大約+1.2伏于選定的BL終端76，施加大約1.2伏于選定的BW終端78，施加大約0.0伏于SUB終端80。這些電壓水準(zhǔn)僅用于示例性，在不同的實(shí)施例中可能會(huì)有所不同。因此，所述之示例性實(shí)施例，特征，偏置水準(zhǔn)等，均不作限制之用。根據(jù)本發(fā)明的實(shí)施例，圖38為通過(guò)從浮體電晶體40的柵60到浮體區(qū)24的電容耦合之示例性寫(xiě)邏輯-1操作的偏壓條件。其中，使用如下偏壓條件：施加正電壓于選定的WL2終端72，施加一個(gè)正偏壓于選定的BL終端76，施加一個(gè)正電壓于SL終端74，施加一個(gè)正電壓于BW終端78，施加零電壓于SUB終端80。WL1終端70最初接地，接著它的電勢(shì)被提高到正電壓。被選定的記憶體單元的存取電晶體42被偏置，使得存取電晶體42的源極區(qū)20懸空，例如：通過(guò)使得施加于BL終端76的偏壓大于施加于柵64的偏壓與存取電晶體42的閾值電壓兩者之差而實(shí)現(xiàn)。因?yàn)楦◇w電晶體40的通道區(qū)現(xiàn)在懸空，當(dāng)柵區(qū)60(連接到WL1終端70)的電勢(shì)從0(或負(fù)電壓)升高到一個(gè)正電壓，浮體區(qū)24的電勢(shì)將因電容耦合得到提高。施加于埋阱區(qū)30(經(jīng)過(guò)BW終端78)的正偏壓將接著會(huì)通過(guò)碰撞電離過(guò)程產(chǎn)生孔穴，這樣保持了浮體區(qū)24的正電荷。在一個(gè)特定的非限制性實(shí)施例中，施加大約+1.2伏到WL2終端72，施加于WL1終端的電壓從0.0伏提高到大約+1.2伏；施加大約+1.2伏電壓到SL終端74，施加大約+1.2伏電壓放BL終端76，施加大約+1.2伏到BW終端78，施加大約0.0伏到SUB終端80.。這些電壓水準(zhǔn)僅用作示例性目的，對(duì)于不同實(shí)施例可能其會(huì)有所不同。因此，描述的示例性實(shí)施例，特征，偏置水準(zhǔn)等等，均不作限制之用。根據(jù)本發(fā)明的實(shí)施例，圖39為示例性寫(xiě)邏輯-0操作的偏壓條件。其中，使用如下偏壓條件：施加一個(gè)負(fù)電壓到SL終端74，施加零電壓到WL1終端70，BL終端76和SUB終端80，施加零電壓或一個(gè)正電壓到WL2終端72，施加一個(gè)正偏壓到BW終端78。在這些條件下，浮體24和源極線區(qū)16間的pn結(jié)為正向偏置，其將孔穴從浮體24中疏散。共用相同SL終端74的所有記憶體單元將被同時(shí)寫(xiě)入。將任意二進(jìn)位數(shù)據(jù)寫(xiě)入到不同記憶體單元200中，一個(gè)寫(xiě)邏輯-0操作將首先被執(zhí)行于將被寫(xiě)入的所有記憶體單元，接著在必須寫(xiě)入邏輯-1的記憶體單元上執(zhí)行一個(gè)或多個(gè)寫(xiě)邏輯-1操作。在一個(gè)特定的非限制性實(shí)施例中，施加大約-1.2伏電壓于選定的SL終端74，施加大約0.0伏電壓于WL1終端70，BL終端76，和SUB終端80；施加大約+1.2伏電壓施加于WL2終端72，施加大約+1.2伏電壓到BW終端78.。這些電壓水準(zhǔn)僅用于示例性，在不同的實(shí)施例中可能會(huì)有所不同。因此，所述之示例性實(shí)施例，特征，偏置水準(zhǔn)等，均不作限制之用。根據(jù)本發(fā)明的另一實(shí)施例，圖40為示例性寫(xiě)邏輯-0操作的偏壓條件。其中，使用如下偏壓條件：施加一個(gè)較應(yīng)用于BL終端76之電壓更小的負(fù)電壓到WL2終端72，施加一個(gè)正電壓到WL1終端70，施加一個(gè)負(fù)偏壓到BL終端76，施加零電壓到SL終端74，施加一個(gè)正偏壓到BW終端78，施加零電壓到SUB終端80。在這些條件下，存儲(chǔ)電晶體42將傳遞施加于BL終端76上的負(fù)電壓到浮體電晶體40的漏區(qū)18，將浮體24和漏區(qū)18之間的pn結(jié)正向偏置。也可施加一個(gè)正偏壓于浮體電晶體40(其連接到WL1終端70)的柵60上，這將通過(guò)電容耦合提高浮體24的電勢(shì)，并反過(guò)來(lái)提高橫跨浮體24與漏區(qū)18之間的pn結(jié)的電場(chǎng)。施加于BL終端76的負(fù)偏壓和施加于WL2終端72的偏壓進(jìn)行配置，以使不同行(例如，記憶體單元200C和200D)中未被選中的單元200的存取電晶體未傳遞負(fù)偏壓到浮體電晶體40的漏區(qū)18。在一個(gè)特定的非限制性實(shí)施例中，施加大約-1.2的電壓于WL2終端72，施加大約+1.2伏電壓于WL1終端70，施加大約0.0伏電壓于SL終端74，施加大約-0.2伏電壓于BL終端76，施加大約+1.2伏電壓到BW終端78，施加大約0.0伏電壓于USB終端80。這些電壓水準(zhǔn)僅用于示例性，在不同的實(shí)施例中可能會(huì)有所不同。因此，所述之示例性實(shí)施例，特征，偏置水準(zhǔn)等，均不作限制之用。一個(gè)基準(zhǔn)參考單元可用于上述之存儲(chǔ)單元100和存儲(chǔ)單元200的感測(cè)操作中。該基準(zhǔn)參考單元的特性(例如：?jiǎn)卧娏?可用于比較被感測(cè)的存儲(chǔ)單元之特性，以確定其邏輯狀態(tài)。圖41描述了一個(gè)基準(zhǔn)參考單元100R1的示意性橫截面視圖。存儲(chǔ)單元200對(duì)應(yīng)的基準(zhǔn)參考可通過(guò)配置帶有不同傳導(dǎo)類(lèi)型的存取電晶體作為浮體電晶體而構(gòu)造起來(lái)。其在此未顯示?；鶞?zhǔn)單元100R1包括具有與浮體區(qū)24相同的傳導(dǎo)類(lèi)型的感測(cè)線區(qū)32，其允許與浮體電晶體40的浮體區(qū)24進(jìn)行電連接。感測(cè)線區(qū)32位于與浮體電晶體40和存取電晶體之源極和漏區(qū)16，18，20相同的平面上。感測(cè)線區(qū)32被連接到感測(cè)線終端82，如圖42所示。其中，參考單元100R1顯示位于鄰近存儲(chǔ)單元100之一行的行上。根據(jù)本發(fā)明的一個(gè)應(yīng)用實(shí)施例，圖43A-43C描述參考基準(zhǔn)單元100R2。圖43A描述基準(zhǔn)參考單元100R2的示意頂視圖，而圖43B和43C描述圖43A之I-I'和II-II'切線的示意橫截面圖。在實(shí)施中的感測(cè)區(qū)32相鄰于存儲(chǔ)單元100的浮體電晶體40，其所在的平面與源極區(qū)和漏區(qū)16，18，20和22所在的平面不同。同時(shí)，這其允許對(duì)浮體區(qū)24進(jìn)行歐姆接觸。圖44描述一個(gè)存儲(chǔ)陣列120，該陣列包含參考單元100R2，其位于鄰近于存儲(chǔ)單元100之一列的列上。根據(jù)本發(fā)明的雙一實(shí)施例，圖45描述了存儲(chǔ)單元300。存儲(chǔ)單元300包括，一個(gè)浮體電晶體340和一個(gè)存取電晶體342.存儲(chǔ)單元300包括一個(gè)初級(jí)傳導(dǎo)類(lèi)型，例如：p-類(lèi)型，的基板310?；?10一般由矽制作而成，但是也可以包括諸如：鍺，矽鍺，砷化鎵，碳納米管，或其他半導(dǎo)體材料。在本發(fā)明的一些實(shí)施例中，基板310可為半導(dǎo)體晶圓的基體材料。在其他實(shí)施例中，基板310可作為初級(jí)傳導(dǎo)類(lèi)型的一個(gè)阱，其嵌入于二級(jí)傳導(dǎo)類(lèi)型的某一個(gè)阱中，或者，也可嵌入于二級(jí)傳導(dǎo)類(lèi)型(例如：n-類(lèi)型)的半導(dǎo)體基體材料中，作為設(shè)計(jì)選擇。(其未顯示于圖中)。為簡(jiǎn)體描述，基板310通常繪制為半導(dǎo)體基體材料，如圖45所示。浮體電晶體340也包括一個(gè)二級(jí)傳導(dǎo)類(lèi)型(例如：n-類(lèi)型)的一個(gè)埋層區(qū)330；初級(jí)傳導(dǎo)類(lèi)型(例如：p-類(lèi)型)的一個(gè)浮體區(qū)324；二級(jí)傳導(dǎo)類(lèi)型(例如：n-類(lèi)型)的源極區(qū)和漏區(qū)316；初級(jí)傳導(dǎo)類(lèi)型(例如：p-類(lèi)型，此傳導(dǎo)類(lèi)型與浮體區(qū)324傳導(dǎo)類(lèi)型相同)的感測(cè)線區(qū)318。可能過(guò)在基板310材料上進(jìn)行離子植入工藝從而形成埋層330。另外，也可以在基板310的表面外延長(zhǎng)出埋層330。初級(jí)傳導(dǎo)的浮體區(qū)324與表面314，源極線區(qū)316，感測(cè)線區(qū)318和絕緣層362進(jìn)行接界；在側(cè)面與絕緣層326接界，在底部與埋層330接界。如果埋層330為植入的話，浮體324可以是埋層330上面原始基板310的一部分。另外，浮體324也可以外延生長(zhǎng)而得。根據(jù)埋層330和浮體324的形成方式，浮體324可以在一些實(shí)施例中視需要具有與基板310或不一樣的摻雜。柵360位于源極線區(qū)316和感測(cè)區(qū)318之間，在浮體區(qū)324之上。柵360通過(guò)一個(gè)絕緣層362與浮體區(qū)324絕緣。絕緣層362可能由二氧化矽和/或其他非電傳導(dǎo)材料，包括高K非電傳導(dǎo)材料，如，但不限于，過(guò)氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。例如，柵360可能由多晶矽材料或金屬柵極電極制成，例如：鎢，鉭，鈦及其氧化物。盡管可以使用其他絕緣材料，絕緣層326(例如，像淺溝槽隔離(STI))，可由氧化矽制成。絕緣層326將浮體電晶體340與相鄰浮體電晶體340及相鄰存取電晶體342進(jìn)行絕緣。絕緣326的底部可能位于埋區(qū)330內(nèi)部，從而使得埋區(qū)330保持連續(xù)，如圖45所示。另外，絕緣層326的底部可能位于埋區(qū)330下面(類(lèi)似于絕緣層26可能會(huì)位于存儲(chǔ)單元100的埋區(qū)30的下面一樣，如圖2C所示)。這需要一個(gè)較淺的絕緣層(如圖2中所示的28一樣)，其絕緣浮體區(qū)324，但是可使埋層330在橫截面視圖的垂直方向上是連續(xù)的，如圖45所示。簡(jiǎn)單地說(shuō)，只有在所有方向上帶有連續(xù)埋區(qū)330的記憶體單元300自此顯示。存取電晶體342包括一個(gè)初級(jí)傳導(dǎo)類(lèi)型(例如：p-類(lèi)型)的阱區(qū)312，源極區(qū)320和二級(jí)傳導(dǎo)類(lèi)型(例如：n-類(lèi)型)的位線區(qū)322。初級(jí)傳導(dǎo)類(lèi)型的阱區(qū)312電連接到基板區(qū)310，因此不會(huì)懸空。浮柵364定位于源極320和位線區(qū)322之間。柵364能過(guò)一個(gè)絕緣層366與阱區(qū)312絕緣，其未與任何終端連接。浮柵364被連接到感測(cè)線區(qū)318上，它反過(guò)來(lái)連接到浮體區(qū)324。絕緣層366可能由氧化矽和/或其他非電傳導(dǎo)材料做成，包括高-K非電傳導(dǎo)材料，例如，但不僅限于，過(guò)氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。柵364可由多晶矽材料或金屬柵極電極制成，例如，鎢，鉭，鈦及其氮化物。浮體電晶體340的感測(cè)區(qū)318通過(guò)一個(gè)傳導(dǎo)元件98連接到存取電晶體342的浮柵364。傳導(dǎo)元件90連接浮體電晶體340(它也可被稱(chēng)為記憶體件300的源極/漏區(qū)16)的源極/漏區(qū)316到位線1(BL1)終端374。傳導(dǎo)元件92連接存取電晶體(它也可被稱(chēng)為記憶體件300的位線區(qū)322)的位線區(qū)322到位線2(BL2)終端376，而傳導(dǎo)性元件94連接存取電晶體342的源極區(qū)320到源極線(SL)終端。傳導(dǎo)性元件90，92，94和98可由鎢或矽化物的矽形成，但不僅限于此。除了SL終端372，BL1終端374和BL2終端376，記憶體單元300還包括：字線(WL)終端370，其電連接到浮體電晶體340的柵360；埋阱(BW)終端378，其電連接到浮體電晶體340的埋阱區(qū)330；以及基板(SUB)終端380，其連接到基板區(qū)310。根據(jù)本發(fā)明的一個(gè)實(shí)施例(包括記憶體單元300的四個(gè)示例，標(biāo)記為300a,300b,300c和300d)，圖46顯示記憶體單元300的示例性記憶體陣列320，這些陣列以行和列排列。在許多，但并非所有出現(xiàn)示例性陣列320的圖中，在上述之操作有一個(gè)選定的記憶體單元300時(shí)，代表記憶體單元300A將為一個(gè)(或在一些實(shí)施中多個(gè))“選定的”記憶體單元300。在這類(lèi)圖中，代表記憶體單元300B將是與選定的代表記憶體單元300A共用同一行的未被選中的記憶體單元300的代表，代表記憶體單元300C將是與選定的代表記憶體單元300A共用同一列的未被選中的記憶體單元300的代表，而代表記憶體單元300D將是未與選定的代表記憶體單元300A共用同一行或同一列的未被選中的記憶體單元300的代表。圖46為370A到370N的WL終端，372A到372N的SL終端，374A到374p的BL1終端，376A到376P的BL2終端，378A到378N的BW終端，380A到380N的SUB終端。每個(gè)WL、SL及BW終端顯示為與單行記憶體單元300有關(guān)，每個(gè)BL1和BL2終端與單列記憶體單元300有關(guān)。對(duì)于本領(lǐng)域的普通技術(shù)人員，存儲(chǔ)陣列320可能有很多其它組織和布局，例如，一段存儲(chǔ)陣列320或整個(gè)存儲(chǔ)陣列320中僅存在有一個(gè)常見(jiàn)SUB終端380。類(lèi)似地，其它終端可能是分段或緩沖的，比如字解碼器、列解碼器、分段設(shè)備、感應(yīng)放大器、寫(xiě)入放大器等的控制電路可能設(shè)置在陣列320周?chē)虿迦腙嚵?20的子陣列之間。因此，所述示例性的實(shí)施例、特征、設(shè)計(jì)選項(xiàng)等不以任何方式視為限制。Lu等人在2008年6月的第55卷第6篇的IEEE電子器件的第1511至1518頁(yè)的Z.Lu等人的“用于低功耗納米嵌入式DRAM的新式雙電晶體浮體/柵單元”(ANovelTwo-TransistorFloating-Body/GateCellforLow-PowerNanoscaleEmbeddedDRAM)(“Lu-1”)以及2009年3月的第30卷第3篇的IEEE電子器件的第282至284頁(yè)的Z.Lu等人的“一種簡(jiǎn)化的超級(jí)浮體/柵DRAM單元”(ASimplifiedSuperiorFloating-Body/GateDRAMCell)(“Lu-2”)中描述了一種雙電晶體浮體柵DRAM單元，作為引用整體并入本文。在Lu-1和Lu-2中描述的雙電晶體記憶體單元使用浮體區(qū)作為電荷存儲(chǔ)區(qū)，且其操作類(lèi)似于Okhonin-1和Ohsawa-1中所述的無(wú)電容DRAM。因此，Lu-1和Lu-2中描述的雙電晶體記憶體單元具有有限的數(shù)據(jù)保留時(shí)間，并且需要更新操作。在記憶體單元300中的浮體電晶體340是一個(gè)雙穩(wěn)態(tài)記憶體單元，其中，雙穩(wěn)態(tài)通過(guò)施加一個(gè)偏壓到回饋偏壓區(qū)330(連接到終端378)的應(yīng)用而實(shí)現(xiàn)，其遵循與記憶體單元100和200相同的原則。浮體電晶體340的狀態(tài)可通過(guò)存取電晶體342的特性被感應(yīng)，例如，單元電流從BL2終端376流向存取電晶體342的SL終端372。一個(gè)正向充電浮體區(qū)324(即邏輯＞1的狀態(tài))將打開(kāi)存取電晶體342，并且由此存取電晶體342將傳導(dǎo)一個(gè)比浮體區(qū)324為電中性(或低正電荷)的情況(即邏輯＞0的狀態(tài))更高的電流。根據(jù)本發(fā)明的實(shí)施例，圖47描述執(zhí)行于在記憶體陣列320內(nèi)記憶體單元300a上的一個(gè)讀操作：施加零電壓于WL終端370a，零電壓施加于BL1終端374a，施加一個(gè)正電壓到BL2終端376a，施加零電壓到SL終端372a，施加零電壓或正電壓到BW的終端378，施加零電壓到SUB終端380a；而下列的偏置條件施加應(yīng)用于未被選中的終端：施加零電壓到WL終端370，施加零電壓到BL1終端374，施加零電壓到BL2終端376，施加等于應(yīng)用到被選定的BL2終端376a上大小一樣的正電壓到SL終端372(也可以使未被選定的SL終端372保持懸空)；施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380。在一個(gè)特定的非限制性實(shí)施例中，應(yīng)用下列偏置條件于選定的終端：施加大約0.0伏電壓到WL終端370，施加大約0.0伏電壓到SL終端372，施加大約0.0伏電壓到BL1終端374，施加大約+0.4伏電壓到BL2終端376，施加大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380。而下列偏置條件應(yīng)用于未被選定的終端：施加大約0.0伏電壓施加到WL終端370，施加大約+0.4伏電壓到SL終端372，施加大約0.0伏電壓到BL1終端374，施加大約0.0伏電壓到BL終端376，施加大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380。描述的示例性實(shí)施例，特征，設(shè)計(jì)選項(xiàng)等等，不以任何方式作限制作用。浮體電晶體340的寫(xiě)操作與描述于下列文章的操作類(lèi)似：“半電晶體存儲(chǔ)單元”，Y.Widjaja和Z.Or-Bach；美國(guó)申請(qǐng)?zhí)枮?2/897,516的“有電浮體電晶體的半導(dǎo)體記憶體件”；美國(guó)申請(qǐng)?zhí)枮?2/897,538的“有電浮體電晶體的半導(dǎo)體記憶體件”。這些內(nèi)容以其完整性引用于些，納入此文。根據(jù)本發(fā)明實(shí)施例，圖48為使用帶到帶隧穿機(jī)制的一個(gè)示例性寫(xiě)邏輯-1操作的示例性偏置條件，其操作執(zhí)行于在記憶體陣列320內(nèi)的選定的記憶體單元300a，使用下列偏壓條件：施加一個(gè)負(fù)電壓到WL終端370a，施加一個(gè)正電壓到BL1終端374a，施加零電壓到BL2終端376a，施加零電壓到SL終端372a，施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380a；而下列偏置條件施加到未被選定的終端：施加零電壓到WL終端370，施加零電壓到BL1終端374，施加零電壓到BL2終端376，施加零電壓SL終端374，施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380。在一個(gè)特定的非限制性實(shí)施例中，施加下列偏置條件于選定的終端：施加大約-1.2伏電壓于WL終端370，施加大約0.0伏電壓到SL終端372，施加大約+1.2伏電壓到BL1終端374，施加大約0.0伏電壓到BL2終端376，大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380；而下列偏置條件施加于未選定的終端：施加大約0.0伏電壓于WL終端370，施加大約0.0伏電壓于SL終端372，施加大約0.0伏電壓到BL1終端374，施加大約0.0伏電壓到BL終端376，施加大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380。因此，描述的示例性實(shí)施例，特征，設(shè)計(jì)選項(xiàng)等等，不以任何方式作限制作用。根據(jù)本發(fā)明實(shí)施例，圖49為一個(gè)示例性寫(xiě)邏輯-0操作的示例性偏置條件，其操作執(zhí)行于在記憶體陣列320內(nèi)的選定的記憶體單元300a，使用下列偏壓條件：施加一個(gè)正電壓到WL終端370a，施加一個(gè)負(fù)電壓到BL1終端374a，施加零電壓到BL2終端376a，施加零電壓到SL終端372a，施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380a；而下列偏置條件施加到未被選定的終端：施加零電壓到WL終端370，施加零電壓到BL1終端374，施加零電壓到BL2終端376，施加零電壓SL終端374，施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380。在一個(gè)特定的非限制性實(shí)施例中，施加下列偏置條件于選定的終端：施加大約+1.2伏電壓于WL終端370，施加大約0.0伏電壓到SL終端372，施加大約-0.2伏電壓到BL1終端374，施加大約0.0伏電壓到BL2終端376，大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380；而下列偏置條件施加于未選定的終端：施加大約0.0伏電壓于WL終端370，施加大約0.0伏電壓于SL終端372，施加大約0.0伏電壓到BL1終端374，施加大約0.0伏電壓到BL終端376，施加大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380。這些電壓僅作實(shí)施例中示例目的。因此，描述的示例性實(shí)施例，特征，設(shè)計(jì)選項(xiàng)等等，不以任何方式作限制作用。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，圖50描述了記憶體單元400。記憶體單元400包括兩個(gè)雙穩(wěn)態(tài)浮體電晶體440和440'，其存儲(chǔ)補(bǔ)償電荷于對(duì)應(yīng)的浮體區(qū)424和424'。因此，如果浮體電晶體440是處于邏輯-0的狀態(tài)，浮體電晶體440'則處于邏輯-1的狀態(tài)，反之亦然。補(bǔ)償性浮體電荷將導(dǎo)致BL終端474和終端474’的互補(bǔ)狀態(tài)。BL和終端對(duì)可接著被用于確定記憶體單元400的狀態(tài)。浮體電晶體440和440'均為雙穩(wěn)態(tài)浮體電晶體，其通過(guò)施加一個(gè)正的回饋偏壓到埋阱區(qū)430(連接到BW終端478)而實(shí)現(xiàn)，而且遵循的原則與記憶體單元100和200一樣。根據(jù)本發(fā)明的一個(gè)實(shí)施例，圖51描述了記憶體單元420的示例，包括有記憶體單元400。圖51是470A到470N連接到柵區(qū)60的WL1終端，472A到472N連接到柵區(qū)64的WL2終端，476A到476N連接到浮體電晶體440和440'之源極線區(qū)18和18'的SL終端，474A到474P連接到浮體電晶體440的漏區(qū)16之BL終端，終端474'a到474'b連接到浮體電晶體440'的漏區(qū)，480A到480N的SUB終端。在顯示于圖51的示例記憶體陣列420中，浮體晶體440和440'的源極線區(qū)18和18'連接到相同的SL終端372。但是，源極線區(qū)18和18'兩者之一，可以被連接到獨(dú)立的終端，例如：SL終端476和終端476’。同樣地，示例存儲(chǔ)陣列420顯示，柵區(qū)60和64被連接到獨(dú)立的WL終端470和472。在另外的實(shí)施例中，柵區(qū)60和64可以被連接到相同的WL終端。圖52描述了記憶體單元400的示意頂視圖，其中，浮體電晶體440和440'的柵區(qū)連接在一起。其中，傳導(dǎo)材料90和90’到BL終端474和終端474'之間的連接可通過(guò)金屬線來(lái)連接；例如：鋁線或銅線。同樣地，傳導(dǎo)材料92和92'到SL終端476之間的連接，可使用金屬線來(lái)連接，例如：鋁線或銅線。根據(jù)本發(fā)明的另一個(gè)實(shí)施例中，圖53描述了一個(gè)雙端口記憶體單元500，其中記憶體單元500的狀態(tài)存儲(chǔ)于雙端口浮體電晶體40D；電晶體42A和42B則作為雙端口記憶體單元500的存取電晶體。雙端口浮體電晶體40D的操作和結(jié)構(gòu)已經(jīng)有所描述，例如，其描述于：美國(guó)專(zhuān)利申請(qǐng)?zhí)枮?012/0120752，標(biāo)題為“帶電浮體電晶體的雙端口半導(dǎo)體記憶體和先進(jìn)先出(FIFO)記憶體”(“Widjaja-5”)，其內(nèi)容通過(guò)引用于此。記憶體單元500的狀態(tài)存儲(chǔ)于雙端口浮體電晶體40D的浮體區(qū)24。記憶體單元500還包括：一個(gè)字線#1A(WL1A)終端70A，其電連接到柵60A；一個(gè)字線#1B(WL1B)終端70B，其電連接到柵60B；一個(gè)字線#2A(WL2A)72A，其電連接到柵64A；一個(gè)字線#2B(WL2B)72B，其電連接到柵64B；一個(gè)源極線(SL)74其電連接到區(qū)22A；一個(gè)位線#2(BL2)終端76B，其電連接到區(qū)22B；一個(gè)埋阱(BW)終端78，其電連接到雙端口浮體電晶體40D的埋阱區(qū)30；以及基板(SUB)終端80，其連接到基板區(qū)10。WL1A終端70A,WL2A終端72A,和BL1終端76A也可稱(chēng)為“端口#1”，而WL1B終端70B,WL2B終端72B,andBL2終端76B也可稱(chēng)為“端口#2”。雙端口浮體電晶體40D串聯(lián)連接到存取電晶體42A和42B。浮體電晶體40D的漏區(qū)18A通過(guò)一個(gè)傳導(dǎo)性元件94A連接到端口#1之存取電晶體42A的源極區(qū)20A。同樣地，浮體電晶體40D的漏區(qū)18B連接通過(guò)一個(gè)傳導(dǎo)性元件94B連接到端口#2之存取電晶體42B的源極區(qū)20B。訪問(wèn)存儲(chǔ)單元500，例如在存儲(chǔ)單元500上的讀取和寫(xiě)操作，不管何時(shí)，可以通過(guò)端口#1和/或端口#2進(jìn)獨(dú)立執(zhí)行。如Widjaja-5中所述，一個(gè)多端口浮體電晶體也可以代替雙端口浮體電晶體40D，通過(guò)形成額外的源極區(qū)或漏區(qū)，并且將附加的柵放置于表面之上和在源極區(qū)和漏區(qū)之間而實(shí)現(xiàn)操作。對(duì)于一個(gè)n-端口記憶體單元，浮體電晶體的柵的數(shù)量和位線的數(shù)量等于n，而浮體電晶體的二級(jí)傳導(dǎo)類(lèi)型(例如：源極或漏區(qū))之區(qū)塊數(shù)量等于(n+1)。一個(gè)二級(jí)傳導(dǎo)類(lèi)型的所有區(qū)塊和在一個(gè)多端口記憶體單元中的柵都將被耦合到相同的浮體區(qū)24中。相應(yīng)地，對(duì)于一個(gè)n-端口記憶體單元，存取電晶體的數(shù)量等于n。從上文可以看出，存儲(chǔ)單元包括兩個(gè)電晶體，例如一個(gè)浮體電晶體和一個(gè)存取電晶體，它們?yōu)榇?lián)連接，一個(gè)浮體電晶體和一個(gè)浮柵電晶體，或者用于存儲(chǔ)補(bǔ)償電荷的兩個(gè)浮體電晶體。雖然前面的書(shū)面描述，本發(fā)明可使一個(gè)本領(lǐng)域的普通技術(shù)人員能夠制造和使用目前被認(rèn)為是其最佳模式，因此，那些本領(lǐng)域普通技術(shù)人員將理解和知悉的具體實(shí)施例的變化、組合的存在，以及具體實(shí)施例的等同物、方法及例子。本發(fā)明應(yīng)不局限于上述實(shí)施例，方法和例子。但是，本發(fā)明范圍和精神內(nèi)的所有實(shí)施和方法，均依聲明范圍所述。雖然本發(fā)明參照其具體實(shí)施例進(jìn)行了描述，但本技術(shù)領(lǐng)域的熟練技術(shù)人員應(yīng)理解，在不脫離本發(fā)明的真實(shí)精神和范圍的情況下，可以作出各種改變，并且等同物可被取代。此外，根據(jù)本發(fā)明的目的、精神和范圍，可進(jìn)行許多修改，以適應(yīng)特定的情況、材料、物質(zhì)組合、工藝和工藝步驟。所有這樣的修改均在所附的權(quán)利要求的范圍之內(nèi)。