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      快閃存儲(chǔ)器及其編程方法與流程

      文檔序號(hào):11834696閱讀:413來(lái)源:國(guó)知局
      快閃存儲(chǔ)器及其編程方法與流程

      本發(fā)明涉及一種與非(NAND)型快閃存儲(chǔ)器(flash memory)等非易失性半導(dǎo)體存儲(chǔ)裝置,尤其涉及一種快閃存儲(chǔ)器及其編程方法。



      背景技術(shù):

      NAND型快閃存儲(chǔ)器包含多個(gè)NAND串(string),1個(gè)NAND串具有:串聯(lián)連接的多個(gè)存儲(chǔ)單元(memory cell);與存儲(chǔ)單元其中一個(gè)的端部連接的源極線側(cè)選擇晶體管;以及與存儲(chǔ)單元的另一個(gè)端部連接的位線側(cè)選擇晶體管。各存儲(chǔ)單元的控制柵極連接于對(duì)應(yīng)的字線,在源極線側(cè)選擇晶體管的柵極連接有選擇柵極線SGS,在位線側(cè)選擇晶體管的柵極連接有選擇柵極線SGD。這些NAND串在P阱內(nèi)沿行方向形成有多個(gè),1個(gè)P阱構(gòu)成存儲(chǔ)單元陣列的1個(gè)區(qū)塊。

      存儲(chǔ)單元具有N型金屬氧化物半導(dǎo)體(N-Mental-Oxide-Semiconductor,簡(jiǎn)稱:NMOS)型結(jié)構(gòu),該NMOS型結(jié)構(gòu)包括:浮動(dòng)?xùn)艠O(floating gate)(電荷蓄積層),隔著隧道(tunnel)氧化膜而形成;以及控制柵極,隔著介電質(zhì)膜而形成在浮動(dòng)?xùn)艠O上,且當(dāng)在浮動(dòng)?xùn)艠O蓄積電子時(shí),存儲(chǔ)單元的閾值偏移至正方向,該狀態(tài)一般被稱作數(shù)據(jù)“0”。另一方面,當(dāng)從浮動(dòng)?xùn)艠O放出電子時(shí),閾值偏移至0或負(fù)方向,該狀態(tài)被稱作數(shù)據(jù)“1”。圖1是對(duì)NAND型快閃存儲(chǔ)器的數(shù)據(jù)“1”、“0”的關(guān)系進(jìn)行說(shuō)明的圖,其表示存儲(chǔ)單元的數(shù)據(jù)“0”、“1”的閾值的分布幅度,以存儲(chǔ)單元的閾值處于該分布幅度內(nèi)的方式來(lái)控制編程或擦除。

      在存儲(chǔ)單元的隧道氧化膜或浮動(dòng)?xùn)艠O,有時(shí)會(huì)因制造工序的參數(shù)變動(dòng)或經(jīng)時(shí)變化等因素而存在偏差,因此所有存儲(chǔ)單元未必均勻。即,在某個(gè)存儲(chǔ)單元容易注入電子,而在某個(gè)存儲(chǔ)單元難以注入電子,即使對(duì)兩者施加相同的編程電壓,兩者的閾值的偏移量也會(huì)相對(duì)不同。因而會(huì)產(chǎn)生下述事態(tài),即,某個(gè)存儲(chǔ)單元立即到達(dá)“0”的閾值分布幅度內(nèi),但某個(gè)存儲(chǔ)單元并未立即到 達(dá)“0”的閾值分布幅度內(nèi)。

      為了應(yīng)對(duì)此種事態(tài),通常借助編程校驗(yàn)來(lái)進(jìn)行控制,以對(duì)電子注入不夠充分的存儲(chǔ)單元再次施加編程電壓,使存儲(chǔ)單元的閾值到達(dá)“0”的分布幅度內(nèi)。

      在專利文獻(xiàn)1(日本專利第3626221號(hào)公報(bào))等中公開(kāi)了一種能夠縮窄存儲(chǔ)單元的閾值分布幅度且能夠高速進(jìn)行電子注入的編程方法。該編程方法如圖2所示(圖2是對(duì)現(xiàn)有的編程電壓的施加方法的一例進(jìn)行說(shuō)明的圖),將編程電壓分割為多個(gè)脈沖,從而將該編程電壓施加至存儲(chǔ)單元的控制柵極。施加至控制柵極的最初的編程電壓的峰值為Vpgm,脈沖的峰值逐漸提高ΔVpp。脈寬為固定時(shí)間,1次電子注入動(dòng)作中的存儲(chǔ)單元的閾值的最大偏移量ΔVth等于ΔVpp。另外,專利文獻(xiàn)2(日本專利第5522682號(hào)公報(bào))等公開(kāi)了一種編程方法,其鑒于因編程脈沖電壓的過(guò)沖(over shoot)而難以準(zhǔn)確控制閾值的偏移量的情況,將編程脈沖電壓分為低電壓寬度部分與高電壓寬度部分,以抑制過(guò)沖電壓的影響。



      技術(shù)實(shí)現(xiàn)要素:

      [發(fā)明所要解決的問(wèn)題]

      若反復(fù)進(jìn)行編程/擦除,會(huì)因隧道氧化膜的膜質(zhì)劣化等原因,編程快的存儲(chǔ)單元與編程慢的存儲(chǔ)單元混合存在。即,在施加相同的編程電壓時(shí),編程快的存儲(chǔ)單元的閾值的偏移量大,而編程慢的存儲(chǔ)單元的閾值的偏移量小。若在此種狀態(tài)下進(jìn)行初始校驗(yàn),可能會(huì)有盡管編程快的存儲(chǔ)單元的閾值尚未到達(dá)目標(biāo)閾值(校驗(yàn)電壓),但看起來(lái)該閾值凸顯得較大,從而被判定為合格。

      圖3是存儲(chǔ)單元陣列(memory cell array)的概略結(jié)構(gòu)圖,圖4是編程校驗(yàn)讀出時(shí)的各部分的電壓波形圖。在預(yù)充電期間T1,進(jìn)行對(duì)位線的預(yù)充電(pre-charge)。位線選擇晶體管BLS的選擇柵極線遷移至H電平(level),位線選擇晶體管導(dǎo)通,選擇柵極線SGD遷移至H電平,位線側(cè)選擇晶體管導(dǎo)通,無(wú)論存儲(chǔ)單元的編程狀態(tài)如何,均對(duì)未選擇字線施加使存儲(chǔ)單元導(dǎo)通的通過(guò)電壓,對(duì)于選擇字線施加校驗(yàn)電壓,選擇柵極線SGS遷移至L電平,源極線側(cè)選擇晶體管斷開(kāi),位線選擇晶體管BLS的選擇柵極線遷移至H電平而導(dǎo)通。這樣,對(duì)于位線BLi、BLi+1、BLi+2、BLi+3,從頁(yè)面緩沖器/讀出 電路10供給預(yù)充電電壓。

      在放電期間T2,進(jìn)行位線的放電(discharge)。選擇柵極線SGS遷移至H電平,源極線側(cè)選擇晶體管導(dǎo)通。而且,源極線SL通過(guò)使晶體管Q1導(dǎo)通而接地。在以下的說(shuō)明中,將對(duì)數(shù)據(jù)“0”進(jìn)行編程的存儲(chǔ)單元稱作選擇存儲(chǔ)單元,將保持?jǐn)?shù)據(jù)“1”的存儲(chǔ)單元稱作未選擇存儲(chǔ)單元。

      在放電期間,若選擇存儲(chǔ)單元的閾值大于校驗(yàn)電壓,選擇存儲(chǔ)單元為斷開(kāi),該位線的電平不放電而大致固定,另一方面,若選擇存儲(chǔ)單元的閾值為校驗(yàn)電壓以下,則選擇存儲(chǔ)單元為導(dǎo)通,該位線的電平通過(guò)放電而下降。在讀出期間T3,由讀出(sense)電路10讀出位線的電平,利用鎖存期間T4,對(duì)由讀出電路所讀出的電平進(jìn)行鎖存(latch)。

      在圖3中,MC1、MC2、MC3為選擇存儲(chǔ)單元,MC4為未選擇存儲(chǔ)單元,MC2設(shè)為編程快的存儲(chǔ)單元,MC1、MC3設(shè)為編程慢的存儲(chǔ)單元。編程快的存儲(chǔ)單元MC2通過(guò)最初的編程電壓的施加而將相對(duì)較多的電子注入浮動(dòng)?xùn)艠O,閾值的偏移量變大。編程慢的存儲(chǔ)單元MC1、MC3的電子的注入量沒(méi)有那么多,閾值的偏移量小。一般而言,在最初的編程電壓的施加時(shí)超過(guò)校驗(yàn)電壓的編程快的存儲(chǔ)單元的數(shù)量相對(duì)不多。因此,在施加最初的編程電壓的最初校驗(yàn)中,若編程慢的存儲(chǔ)單元導(dǎo)通,來(lái)自位線的電流一舉放電至源極線SL,則源極線SL會(huì)因其自身的電阻R而電壓暫時(shí)上升例如0.1V~0.2V左右。當(dāng)源極線SL的電壓上升時(shí),存儲(chǔ)單元的柵極/源極間電壓變小,此時(shí),若進(jìn)行選擇存儲(chǔ)單元的讀出,則編程快的存儲(chǔ)單元的閾值看起來(lái)會(huì)反映得較大。

      圖5是閾值分布的示意圖。如圖5中(A)所示,在施加最初的編程電壓時(shí),大部分的選擇存儲(chǔ)單元的閾值分布Vth_s小于校驗(yàn)電壓。另一方面,編程快的存儲(chǔ)單元的閾值的偏移量大,若在源極線SL的電壓浮動(dòng)的狀態(tài)下進(jìn)行讀出,則閾值分布Vth_f會(huì)凸顯得高于校驗(yàn)電壓。對(duì)于已驗(yàn)證為閾值分布Vth_f高于校驗(yàn)電壓的選擇存儲(chǔ)單元,對(duì)其位線施加正的電壓,以在施加下個(gè)編程電壓時(shí)禁止編程。

      當(dāng)驗(yàn)證為所有選擇存儲(chǔ)單元的閾值大于校驗(yàn)電壓時(shí),結(jié)束校驗(yàn)。此時(shí),如圖5中(B)所示,編程慢的存儲(chǔ)單元的閾值分布Vth_s超過(guò)校驗(yàn)電壓,但當(dāng)判定為編程快的存儲(chǔ)單元的閾值分布Vth_f在表觀上高于校驗(yàn)電壓時(shí),該 閾值分布Vth_f有可能低于校驗(yàn)電壓。因而,若在編程快的存儲(chǔ)單元與編程慢的存儲(chǔ)單元混合存在的狀態(tài)下進(jìn)行編程,則無(wú)法縮窄數(shù)據(jù)“0”的閾值分布幅度,而且,由于閾值低,因此數(shù)據(jù)“0”的保持特性會(huì)發(fā)生劣化。

      本發(fā)明解決此種現(xiàn)有問(wèn)題,提供一種能夠?qū)崿F(xiàn)閾值分布幅度的窄幅化的快閃存儲(chǔ)器及其編程方法。

      進(jìn)而,本發(fā)明的目的在于提供一種改善了數(shù)據(jù)保持特性的快閃存儲(chǔ)器及其編程方法。

      [解決問(wèn)題的技術(shù)手段]

      本發(fā)明提供一種快閃存儲(chǔ)器的編程方法,所述快閃存儲(chǔ)器具有形成有NAND串的存儲(chǔ)器陣列,所述NAND串是由存儲(chǔ)單元串聯(lián)連接而成,所述快閃存儲(chǔ)器的編程方法包括:校驗(yàn)讀出,在對(duì)被選擇的位線施加編程電壓后,驗(yàn)證被選擇的存儲(chǔ)單元的閾值是否合格,所述校驗(yàn)讀出包括將電壓預(yù)充電至位線的預(yù)充電步驟、使經(jīng)預(yù)充電的位線的電壓能夠放電至源極線的放電步驟、及在放電步驟后讀出位線的電壓的讀出步驟,關(guān)于從位線的放電開(kāi)始到讀出開(kāi)始為止的放電期間,最初的編程電壓施加后的校驗(yàn)讀出的所述放電期間被設(shè)定得長(zhǎng)于之后的編程電壓施加后的校驗(yàn)讀出的所述放電期間。

      在本發(fā)明的一實(shí)施例中,在多次進(jìn)行校驗(yàn)讀出時(shí),將所述放電期間設(shè)定成逐漸變短。

      在本發(fā)明的一實(shí)施例中,在多次進(jìn)行校驗(yàn)讀出時(shí),僅將最初的編程電壓施加后的校驗(yàn)讀出時(shí)的所述放電期間設(shè)定得長(zhǎng)于其他校驗(yàn)讀出時(shí)的放電期間。

      在本發(fā)明的一實(shí)施例中,所述位線的放電開(kāi)始是使NAND串的源極線側(cè)選擇晶體管導(dǎo)通之時(shí)。

      在本發(fā)明的一實(shí)施例中,所述讀出開(kāi)始是位線電連接于讀出電路之時(shí),電壓施加后的校驗(yàn)讀出時(shí)的放電期間被設(shè)定得至少大于6μs。

      本發(fā)明的快閃存儲(chǔ)器包括:存儲(chǔ)器陣列,形成有由存儲(chǔ)單元串聯(lián)連接而成的NAND串;選擇部件,選擇存儲(chǔ)器陣列的字線;施加部件,對(duì)由所述選擇部件所選擇的字線施加編程電壓;以及校驗(yàn)讀出部件,在施加編程電壓后驗(yàn)證被選擇的存儲(chǔ)單元的閾值是否合格,所述校驗(yàn)讀出部件包括:對(duì)由所述選擇部件所選擇的字線施加校驗(yàn)電壓的部件;放電部件,在施加校驗(yàn)電壓時(shí), 使連接于被選擇的存儲(chǔ)單元的位線的電壓能夠放電至源極線;探測(cè)部件,在所述放電部件的放電后探測(cè)位線的電壓;以及設(shè)定部件,針對(duì)從所述放電部件的位線放電開(kāi)始到所述探測(cè)部件的探測(cè)開(kāi)始為止的放電期間,將最初的編程電壓施加后的校驗(yàn)讀出時(shí)的所述放電期間設(shè)定得長(zhǎng)于之后的編程電壓施加后的校驗(yàn)讀出時(shí)的放電期間。

      在本發(fā)明的一實(shí)施例中,所述校驗(yàn)讀出部件包括對(duì)位線進(jìn)行預(yù)充電的預(yù)充電部件,所述放電部件使經(jīng)預(yù)充電的位線能夠放電。

      在本發(fā)明的一實(shí)施例中,所述設(shè)定部件在多次進(jìn)行校驗(yàn)讀出時(shí),將所述放電期間設(shè)定成逐漸變短。

      在本發(fā)明的一實(shí)施例中,所述放電部件通過(guò)使NAND串的源極線選擇晶體管導(dǎo)通,從而使位線的電壓能夠放電至源極線。

      在本發(fā)明的一實(shí)施例中,所述探測(cè)部件包括用于將位線連接于讀出電路的位線選擇晶體管,當(dāng)位線通過(guò)位線選擇晶體管而電連接于讀出電路時(shí)開(kāi)始所述探測(cè)。

      (發(fā)明的效果)

      根據(jù)本發(fā)明,將使最初的編程電壓施加后的校驗(yàn)讀出時(shí)的讀出開(kāi)始時(shí)的放電期間,設(shè)定成比之后的編程電壓施加后的校驗(yàn)讀出時(shí)的讀出開(kāi)始時(shí)的放電期間還長(zhǎng),從而抑制在源極線的電壓上升的期間內(nèi)進(jìn)行選擇存儲(chǔ)單元是否合格的驗(yàn)證,由此,能夠更準(zhǔn)確地進(jìn)行選擇存儲(chǔ)單元的閾值的驗(yàn)證。其結(jié)果,即使編程速度存在偏差的存儲(chǔ)單元混合存在,也能夠?qū)崿F(xiàn)閾值分布幅度的窄幅化,且能夠提高存儲(chǔ)單元的數(shù)據(jù)保持特性。

      附圖說(shuō)明

      圖1是對(duì)NAND型快閃存儲(chǔ)器的數(shù)據(jù)“1”、“0”的關(guān)系進(jìn)行說(shuō)明的圖;

      圖2是對(duì)現(xiàn)有的編程電壓的施加方法的一例進(jìn)行說(shuō)明的圖;

      圖3是存儲(chǔ)單元陣列的概略結(jié)構(gòu)圖;

      圖4是編程校驗(yàn)讀出時(shí)的各部分的電壓波形圖;

      圖5是閾值分布的示意圖;

      圖6是本發(fā)明一實(shí)施例的NAND型快閃存儲(chǔ)器的整體結(jié)構(gòu)的框圖;

      圖7是NAND串的等效電路圖;

      圖8是本發(fā)明一實(shí)施例的在快閃存儲(chǔ)器的動(dòng)作時(shí)對(duì)各部分施加的電壓的關(guān)系圖;

      圖9是本發(fā)明一實(shí)施例的快閃存儲(chǔ)器的讀出電路與位線選擇電路的示意圖;

      圖10是本發(fā)明一實(shí)施例的編程方法流程圖;

      圖11是本發(fā)明一實(shí)施例的校驗(yàn)讀出的動(dòng)作流程圖;

      圖12A是步驟S204中以通常的放電期間進(jìn)行讀出動(dòng)作時(shí)的各部分的電壓波形圖;

      圖12B是步驟S202中以長(zhǎng)的放電期間進(jìn)行讀出動(dòng)作時(shí)的各部分的電壓波形圖;

      圖13A是在選擇存儲(chǔ)單元的閾值充分低于校驗(yàn)電壓時(shí),流經(jīng)存儲(chǔ)單元的單元電流與放電時(shí)間的關(guān)系圖;

      圖13B是放電時(shí)間與源極線的電壓的關(guān)系圖;

      圖13C是在選擇存儲(chǔ)單元的閾值稍低于校驗(yàn)電壓時(shí),單元電流與放電時(shí)間的關(guān)系圖;

      圖14是說(shuō)明本發(fā)明第2實(shí)施例的校驗(yàn)讀出的動(dòng)作的流程圖;

      圖15是說(shuō)明本發(fā)明第3實(shí)施例的校驗(yàn)讀出的動(dòng)作的流程圖。

      附圖標(biāo)記說(shuō)明:

      10、170:頁(yè)面緩沖器/讀出電路;

      100:快閃存儲(chǔ)器;

      110:存儲(chǔ)器陣列;

      120:輸入/輸出緩沖器;

      130:地址寄存器;

      140:高速緩沖存儲(chǔ)器;

      150:控制器;

      160:字線選擇電路;

      172:讀出電路;

      174:鎖存電路;

      180:列選擇電路;

      182:位線選擇電路;

      190:內(nèi)部電壓產(chǎn)生電路;

      200:系統(tǒng)時(shí)鐘產(chǎn)生電路;

      Ax:行地址信息;

      Ay:列地址信息;

      BL、BL0~BLn、BLi、BLi+1、BLi+2、BLi+3:位線;

      BLCD:傳輸晶體管;

      BLe:偶數(shù)位線;

      BLK(0)~BLK(m):區(qū)塊;

      BLPRE:預(yù)充電用晶體管;

      BLo:奇數(shù)位線;

      BLS:位線選擇晶體管;

      BLSe:偶數(shù)位線選擇晶體管;

      BLSo:奇數(shù)位線選擇晶體管;

      C1、C2、C3:控制信號(hào);

      CLAMP:鉗位晶體管;

      CLK:內(nèi)部系統(tǒng)時(shí)鐘;

      Cp:電容器;

      MC0~MC31:存儲(chǔ)單元;

      N1:共用節(jié)點(diǎn);

      NU:NAND串單元;

      Q1:晶體管;

      R:電阻;

      S100~S110、S200~S204、S300~S308、S400~S414:步驟;

      SGD、SGS:選擇柵極線;

      SL:源極線;

      VSL:源極線SL的電壓;

      SNS:讀出節(jié)點(diǎn);

      T1:預(yù)充電期間;

      T2:放電期間;

      T3:讀出期間;

      T4:鎖存期間;

      Tb+ΔT:時(shí)刻;

      Ta:放電期間的開(kāi)始時(shí)刻;

      Tb:放電期間的結(jié)束時(shí)刻;

      TD:位線側(cè)選擇晶體管;

      TS:源極線側(cè)選擇晶體管;

      Vers:擦除電壓;

      Vpass:通過(guò)電壓;

      Vpgm:編程電壓;

      VPRE:假想電源;

      Vread:讀出電壓;

      Vth_f:閾值分布;

      Vth_s:閾值分布;

      WL0~WL31、WL1~WLn:字線;

      YBLe:偶數(shù)偏壓晶體管;

      YBLo:奇數(shù)偏壓晶體管。

      具體實(shí)施方式

      以下,參照附圖來(lái)詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。另外,應(yīng)留意的是,附圖中,為了便于理解而強(qiáng)調(diào)表示各部分,與實(shí)際元件(device)的比例(scale)并不相同。

      圖6是本發(fā)明一實(shí)施例的NAND型快閃存儲(chǔ)器的整體結(jié)構(gòu)的框圖。如圖6所示,快閃存儲(chǔ)器100包括:存儲(chǔ)器陣列110,形成有排列成行列狀的多個(gè)存儲(chǔ)單元;輸入/輸出緩沖器(buffer)120,連接于外部輸入/輸出端子I/O;地址寄存器130,接收來(lái)自輸入/輸出緩沖器120的地址數(shù)據(jù);高速緩沖存儲(chǔ)器(cache memory)140,保持輸入/輸出的數(shù)據(jù);控制器150,生成控制信號(hào)C1、C2、C3等,該控制信號(hào)C1、C2、C3等是基于來(lái)自輸入/輸出緩沖器120的命令數(shù)據(jù)(command data)及外部控制信號(hào)(未圖示的芯片使能(chip enable)或地址鎖存使能(address latch enable)等)來(lái)控制各部分;字線選擇電路160,對(duì)來(lái)自地址寄存器130的行地址信息Ax進(jìn)行解碼(decode),并基于解碼結(jié) 果來(lái)進(jìn)行區(qū)塊的選擇及字線的選擇等;頁(yè)面緩沖器/讀出電路170,保持通過(guò)位線而讀出的數(shù)據(jù),或者通過(guò)位線來(lái)保持編程數(shù)據(jù)等;列選擇電路180,對(duì)來(lái)自地址寄存器130的列地址信息Ay進(jìn)行解碼,并基于該解碼結(jié)果來(lái)進(jìn)行位線的選擇等;內(nèi)部電壓產(chǎn)生電路190,生成數(shù)據(jù)的讀出、編程(寫(xiě)入)及擦除等所需的電壓(編程電壓Vpgm、通過(guò)電壓Vpass、讀出電壓Vread、擦除電壓Vers(包括擦除脈沖、校驗(yàn)電壓等));以及系統(tǒng)時(shí)鐘產(chǎn)生電路200,產(chǎn)生內(nèi)部系統(tǒng)時(shí)鐘CLK。

      存儲(chǔ)器陣列110具有沿列方向配置的多個(gè)區(qū)塊BLK(0)、BLK(1)、…、BLK(m)。在區(qū)塊的其中一個(gè)端部,配置有頁(yè)面緩沖器/讀出電路170。但是,頁(yè)面緩沖器/讀出電路170也可配置在區(qū)塊的另一個(gè)端部或者配置在兩側(cè)的端部。

      在1個(gè)區(qū)塊中,如圖7所示(圖7是NAND串的等效電路圖),形成有多個(gè)將多個(gè)存儲(chǔ)單元串聯(lián)連接而成的NAND串單元NU,在1個(gè)區(qū)塊內(nèi),沿行方向排列有n+1個(gè)NAND串單元NU。NAND串單元NU包括:串聯(lián)連接的多個(gè)存儲(chǔ)單元MCi(i=0、1、…、31);位線側(cè)選擇晶體管TD,連接于作為一個(gè)端部的存儲(chǔ)單元MC31;以及源極線側(cè)選擇晶體管TS,連接于作為另一個(gè)端部的存儲(chǔ)單元MC0,其中位線側(cè)選擇晶體管TD的漏極(drain)連接于對(duì)應(yīng)的1條位線BL,源極線側(cè)選擇晶體管TS的源極連接于共用源極線SL。存儲(chǔ)單元MCi的控制柵極連接于字線WLi(i=0、1、…、31),位線側(cè)選擇晶體管TD的柵極連接于選擇柵極線SGD,源極線側(cè)選擇晶體管TS的柵極連接于選擇柵極線SGS。字線選擇電路160在基于行地址信息Ax來(lái)選擇區(qū)塊時(shí),通過(guò)該被選擇的區(qū)塊的選擇柵極線SGS、SGD來(lái)選擇性地驅(qū)動(dòng)TD、TS。

      存儲(chǔ)單元典型的是具有金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor,簡(jiǎn)稱:MOS)結(jié)構(gòu),該MOS結(jié)構(gòu)包括:作為N型擴(kuò)散區(qū)域的源極/漏極,形成在P阱內(nèi);隧道氧化膜,形成在源極/漏極間的溝道(channel)上;浮動(dòng)?xùn)艠O(電荷蓄積層),形成在隧道氧化膜上;以及控制柵極,隔著介電質(zhì)膜而形成在浮動(dòng)?xùn)艠O上。當(dāng)浮動(dòng)?xùn)艠O中未蓄積有電荷時(shí),即寫(xiě)入有數(shù)據(jù)“1”時(shí),閾值處于負(fù)狀態(tài),存儲(chǔ)單元通過(guò)控制柵極為0V而導(dǎo)通。當(dāng)在浮動(dòng)?xùn)艠O中蓄積有電子時(shí),即寫(xiě)入有數(shù)據(jù)“0”時(shí),閾值偏移為正,存儲(chǔ)單元通過(guò)控制柵極為 0V而斷開(kāi)。但是,存儲(chǔ)單元并不限于存儲(chǔ)單個(gè)位,也可存儲(chǔ)多個(gè)位。

      圖8是本發(fā)明一實(shí)施例的在快閃存儲(chǔ)器的動(dòng)作時(shí)對(duì)各部分施加的電壓的關(guān)系圖。在讀出動(dòng)作時(shí),對(duì)位線施加某正電壓,對(duì)被選擇的字線施加某電壓(例如0V),對(duì)未被選擇的字線施加通過(guò)電壓Vpass(例如4.5V),對(duì)選擇柵極線SGD、SGS施加正電壓(例如4.5V),使位線側(cè)選擇晶體管TD、源極線側(cè)選擇晶體管TS導(dǎo)通,對(duì)共用源極線施加0V。在編程動(dòng)作時(shí),對(duì)被選擇的字線施加高電壓的編程電壓Vpgm(15V~20V),對(duì)未被選擇的字線施加中間的通過(guò)電壓(例如10V),使位線側(cè)選擇晶體管TD導(dǎo)通,使源極線側(cè)選擇晶體管TS斷開(kāi),并將與“0”或“1”的數(shù)據(jù)相應(yīng)的電平供給至位線。在擦除動(dòng)作時(shí),對(duì)區(qū)塊內(nèi)的被選擇的字線、即控制柵極施加某電壓(例如0V),對(duì)P阱施加高電壓(例如20V)的擦除脈沖,將浮動(dòng)?xùn)艠O的電子抽出至基板,由此以區(qū)塊為單位來(lái)擦除數(shù)據(jù)。

      圖9是本發(fā)明一實(shí)施例的快閃存儲(chǔ)器的讀出電路與位線選擇電路的示意圖。此處,例示了包含一對(duì)的偶數(shù)位線BLe與奇數(shù)位線BLo的1頁(yè)面。頁(yè)面緩沖器/讀出電路170包括讀出電路172以及保持所讀出的數(shù)據(jù)的鎖存電路174。讀出電路172通過(guò)位線選擇電路182而連接于偶數(shù)位線BLe及奇數(shù)位線BLo,即,1個(gè)讀出電路172由一對(duì)偶數(shù)位線BLe與奇數(shù)位線BLo所共有。但是,此種結(jié)構(gòu)僅為一例,位線未必需要分為偶數(shù)位線與奇數(shù)位線,在此情況下,讀出電路連接于各位線中的每條位線。

      位線選擇電路182包括:偶數(shù)位線選擇晶體管BLSe,用于選擇偶數(shù)位線BLe;奇數(shù)位線選擇晶體管BLSo,用于選擇奇數(shù)位線BLo;以及位線選擇晶體管BLS,連接于偶數(shù)位線選擇晶體管BLSe及奇數(shù)位線選擇晶體管BLSo的共用節(jié)點(diǎn)(node)N1與讀出電路172之間。這些晶體管BLSe、BLSo、BLS為N型的MOS晶體管。

      對(duì)于偶數(shù)位線選擇晶體管BLSe及奇數(shù)位線選擇晶體管BLSo以及位線選擇晶體管BLS的柵極,施加來(lái)自控制器150的控制信號(hào),這些晶體管在讀出、編程、擦除時(shí)選擇性地導(dǎo)通或斷開(kāi)。例如,在讀出動(dòng)作中,當(dāng)偶數(shù)位線BLe被選擇時(shí),奇數(shù)位線BLo未被選擇,偶數(shù)位線選擇晶體管BLSe、位線選擇晶體管BLS導(dǎo)通,奇數(shù)位線選擇晶體管BLSo斷開(kāi)。而且,當(dāng)奇數(shù)位線BLo被選擇時(shí),偶數(shù)位線BLe未被選擇,奇數(shù)位線選擇晶體管BLSo、位線選擇 晶體管BLS導(dǎo)通,偶數(shù)位線選擇晶體管BLSe斷開(kāi)。

      位線選擇電路182還包括:偶數(shù)偏壓晶體管YBLe,連接于偶數(shù)位線BLe與假想電源VPRE之間;以及奇數(shù)偏壓晶體管YBLo,連接于奇數(shù)位線BLo與假想電源VPRE之間。偶數(shù)偏壓晶體管YBLe及奇數(shù)偏壓晶體管YBLo包含N型的MOS晶體管。

      對(duì)于偶數(shù)偏壓晶體管YBLe及奇數(shù)偏壓晶體管YBLo的柵極,施加來(lái)自控制器150的控制信號(hào),這些晶體管在讀出、編程、擦除時(shí)選擇性地導(dǎo)通或斷開(kāi)。而且,對(duì)于假想電源VPRE,能夠通過(guò)控制器150的控制來(lái)供給由內(nèi)部電壓產(chǎn)生電路190所生成的電壓。例如,在頁(yè)面讀出時(shí),當(dāng)偶數(shù)位線BLe被選擇而奇數(shù)位線BLo未被選擇時(shí),偶數(shù)偏壓晶體管YBLe斷開(kāi),奇數(shù)偏壓晶體管YBLo導(dǎo)通,對(duì)于奇數(shù)位線BLo,由假想電源VPRE供給屏蔽(shield)電平(GND)。而且,當(dāng)偶數(shù)位線BLe未被選擇而奇數(shù)位線BLo被選擇時(shí),偶數(shù)偏壓晶體管YBLe導(dǎo)通,奇數(shù)偏壓晶體管YBLo斷開(kāi),對(duì)于偶數(shù)位線BLe,由假想電源VPRE供給屏蔽電平。在編程時(shí),對(duì)于假想電源VPRE供給編程禁止電壓,未被選擇的位線的存儲(chǔ)單元的溝道則被偏壓或預(yù)充電至寫(xiě)入禁止電壓。

      讀出電路172包括:鉗位晶體管(clamp transistor)CLAMP,串聯(lián)連接于偶數(shù)及奇數(shù)位線共用的位線;預(yù)充電用晶體管BLPRE,連接于讀出節(jié)點(diǎn)SNS;電容器(capacitor)Cp,連接于讀出節(jié)點(diǎn)SNS;以及傳輸晶體管BLCD,連接于讀出節(jié)點(diǎn)SNS與鎖存電路174之間。讀出電路172的晶體管是N型的MOS晶體管,這些晶體管根據(jù)來(lái)自控制器150的控制信號(hào)而選擇性地導(dǎo)通或斷開(kāi)。進(jìn)行讀出時(shí),預(yù)充電用晶體管BLPRE導(dǎo)通,從電源假想VPRE供給的預(yù)充電電壓通過(guò)鉗位晶體管CLAMP而對(duì)被選擇的偶數(shù)或奇數(shù)位線進(jìn)行充電。讀出節(jié)點(diǎn)SNS保持隨后讀出的H電平或L電平的電平,該電平通過(guò)使傳輸晶體管BLCD導(dǎo)通而傳輸至鎖存電路174。

      接下來(lái),對(duì)本實(shí)施例的快閃存儲(chǔ)器的編程方法進(jìn)行說(shuō)明。圖10是本發(fā)明一實(shí)施例的編程方法流程圖。首先,當(dāng)由快閃存儲(chǔ)器100從外部主機(jī)(host)裝置收到編程命令、編程數(shù)據(jù)及應(yīng)編程的地址信息時(shí),控制器150解讀編程命令,開(kāi)始編程序列(sequence)(S100)。字線選擇電路160基于所收到的地址信息,選擇應(yīng)編程的區(qū)塊及頁(yè)面(S102),對(duì)選擇字線施加編程電壓,對(duì) 未選擇字線施加中間的通過(guò)電壓,對(duì)選擇存儲(chǔ)單元的位線施加0V,對(duì)未選擇存儲(chǔ)單元的位線施加正電壓,使位線側(cè)選擇晶體管導(dǎo)通,使源極線側(cè)選擇晶體管斷開(kāi),對(duì)源極線SL施加Vcc,對(duì)P阱施加0V(S104)。

      接下來(lái),進(jìn)行用于驗(yàn)證選擇存儲(chǔ)單元的閾值的校驗(yàn)讀出(S106)。對(duì)于在校驗(yàn)讀出中評(píng)定為不合格的選擇存儲(chǔ)單元,再次施加編程電壓。此時(shí),如圖2所示,可使用增量步進(jìn)脈沖編程(Incremental Step Pulse Program,簡(jiǎn)稱:ISPP)方式,該ISPP方式是施加編程電壓Vpgm比前次時(shí)大ΔV的編程電壓(S110)。另一方面,對(duì)于判定為合格的選擇存儲(chǔ)單元的位線,施加禁止編程的電壓,對(duì)于此種選擇存儲(chǔ)單元,事實(shí)上不施加編程電壓。這樣,反復(fù)進(jìn)行編程電壓的施加與校驗(yàn)讀出,直至最終所有的選擇存儲(chǔ)單元的閾值被判定為合格為止。

      接下來(lái),對(duì)本實(shí)施例的校驗(yàn)讀出動(dòng)作進(jìn)行說(shuō)明。圖11是本發(fā)明一實(shí)施例的校驗(yàn)讀出的動(dòng)作流程圖??刂破?50判定校驗(yàn)讀出是否為最初的校驗(yàn)讀出,即,是否為施加最初的編程電壓后的校驗(yàn)讀出(S200)。當(dāng)判定為最初的校驗(yàn)讀出時(shí),控制器150控制讀出開(kāi)始的時(shí)間,以使位線的放電期間變長(zhǎng)(S202)。另一方面,當(dāng)判定為并非最初的校驗(yàn)讀出時(shí),控制器150以通常的放電期間開(kāi)始讀出(S204)。

      圖12A是步驟S204中以通常的放電期間進(jìn)行讀出動(dòng)作時(shí)的各部分的電壓波形圖,圖12B是步驟S202中以長(zhǎng)的放電期間進(jìn)行讀出動(dòng)作時(shí)的各部分的電壓波形圖。另外,圖12A、圖12B中,僅表示了一部分的電壓波形,除此以外的各部分(選擇字線、未選擇字線、選擇柵極線SGD等)的電壓波形可參照?qǐng)D4。

      在圖12A、圖12B中,T1為預(yù)充電期間。在預(yù)充電期間,圖9所示的預(yù)充電用晶體管BLPRE、鉗位晶體管CLAMP、位線選擇晶體管BLS導(dǎo)通,通過(guò)正的預(yù)充電電壓來(lái)對(duì)被選擇的位線(例如當(dāng)偶數(shù)位線BLe被選擇時(shí),偶數(shù)位線選擇晶體管BLSe導(dǎo)通)進(jìn)行充電。而且,NAND串的位線側(cè)選擇晶體管TD導(dǎo)通,源極線側(cè)選擇晶體管TS斷開(kāi),對(duì)選擇字線施加校驗(yàn)電壓,對(duì)未選擇字線施加通過(guò)電壓。源極線SL接地至GND。

      T2為放電期間。放電期間是從位線能夠放電的時(shí)刻(也就是,放電期間的開(kāi)始時(shí)刻Ta)開(kāi)始,在位線的電壓能夠讀出的時(shí)刻(也就是,放電期間的結(jié)束時(shí)刻Tb)時(shí)結(jié)束。在1個(gè)形態(tài)中,放電期間的開(kāi)始時(shí)刻Ta是使選擇柵 極線SGS遷移至H電平,且源極線側(cè)選擇晶體管TS導(dǎo)通時(shí)。而且,優(yōu)選的是,在源極線側(cè)選擇晶體管TS導(dǎo)通時(shí),與此大致同時(shí)或者在此之前,位線選擇晶體管BLS斷開(kāi)。而且,在1個(gè)形態(tài)中,放電期間的結(jié)束時(shí)刻Tb是位線選擇晶體管BLS導(dǎo)通時(shí)。但是,當(dāng)鉗位晶體管CLAMP遲于位線選擇晶體管BLS而導(dǎo)通時(shí),所述放電期間的結(jié)束時(shí)刻Tb也可為鉗位晶體管CLAMP導(dǎo)通時(shí)。在放電期間內(nèi),若選擇存儲(chǔ)單元的閾值小于校驗(yàn)電壓,則選擇存儲(chǔ)單元為導(dǎo)通,該位線的電壓被放電至源極線SL。另一方面,若選擇存儲(chǔ)單元的閾值大于校驗(yàn)電壓,則選擇存儲(chǔ)單元成為非導(dǎo)通,該位線的電壓不放電至源極線SL,幾乎無(wú)電壓變化。

      T3為讀出期間。在讀出期間內(nèi),鉗位晶體管CLAMP導(dǎo)通,位線的電平傳輸至讀出節(jié)點(diǎn)SNS。即,在選擇存儲(chǔ)單元導(dǎo)通的位線中,讀出節(jié)點(diǎn)SNS成為GND電平,在選擇存儲(chǔ)單元為非導(dǎo)通的位線中,讀出節(jié)點(diǎn)SNS成為預(yù)充電電壓電平。

      T4為鎖存期間。在此期間內(nèi),傳輸晶體管BLCD導(dǎo)通,讀出節(jié)點(diǎn)SNS的電平由鎖存電路174予以保持。控制器150基于由鎖存電路174所保持的數(shù)據(jù),判定選擇存儲(chǔ)單元的編程是否合格??刂破?50在殘存有不合格的存儲(chǔ)單元時(shí),施加下個(gè)編程電壓,對(duì)于在校驗(yàn)讀出中已判定為合格的選擇存儲(chǔ)單元的位線施加禁止編程的正電壓,對(duì)于判定為不合格的選擇存儲(chǔ)單元的位線施加0V,繼續(xù)進(jìn)行編程。

      此處,如利用圖11的流程所說(shuō)明般,當(dāng)判定為施加最初的編程電壓后的最初的校驗(yàn)讀出時(shí),控制器150使T2的放電期間的結(jié)束時(shí)間即放電期間的結(jié)束時(shí)刻Tb較通常時(shí)延遲。在通常的校驗(yàn)讀出中,如圖12A所示,放電期間T2為放電期間的開(kāi)始時(shí)刻Ta至放電期間的結(jié)束時(shí)刻Tb,與此相對(duì),在最初的校驗(yàn)讀出中,如圖12B所示,放電期間T2為放電期間的開(kāi)始時(shí)刻Ta至?xí)r刻Tb+ΔT,放電期間變長(zhǎng)ΔT的期間。其理由如后所述,是為了防止編程快的存儲(chǔ)單元的閾值在表觀上變大。

      圖13A是在選擇存儲(chǔ)單元的閾值充分低于校驗(yàn)電壓時(shí)(Vth<<校驗(yàn)電壓),流經(jīng)存儲(chǔ)單元的單元電流(cell current)與放電時(shí)間的關(guān)系圖。由于選擇存儲(chǔ)單元成為導(dǎo)通狀態(tài),因此源極線側(cè)選擇晶體管TS剛一導(dǎo)通,大電流便立刻開(kāi)始從位線通過(guò)選擇存儲(chǔ)單元而一舉流至源極線SL,該單元電流隨著放電時(shí) 間的經(jīng)過(guò)而逐漸減少。即,在最初的校驗(yàn)讀出時(shí),若存在編程慢的被選擇的存儲(chǔ)單元,則此種大的單元電流會(huì)從位線流至源極線SL。

      圖13B是放電時(shí)間與源極線SL的電壓VSL的關(guān)系圖。放電剛一開(kāi)始,如圖13A所示,電流便通過(guò)選擇存儲(chǔ)單元而流至源極線SL,因此源極線SL的電壓VSL在放電開(kāi)始之后立即急速上升。并且,隨著單元電流的減少,源極線SL的電壓VSL逐漸下降。

      圖13C是在選擇存儲(chǔ)單元的閾值稍低于校驗(yàn)電壓時(shí),單元電流與放電時(shí)間的關(guān)系圖。在從放電開(kāi)始后不久的期間,例如在0微秒~3微秒的期間,單元電流幾乎不流動(dòng)。盡管選擇存儲(chǔ)單元的閾值低于校驗(yàn)電壓,但在放電剛開(kāi)始后的期間,因一舉流至源極線SL的電流而源極線SL的電壓VSL上升,選擇存儲(chǔ)單元的柵極/源極間電壓變得小于校驗(yàn)電壓,換言之,選擇存儲(chǔ)單元的閾值超過(guò)校驗(yàn)電壓,因此,單元電流幾乎不流動(dòng)。若在該期間內(nèi)開(kāi)始位線的讀出,則盡管閾值低于校驗(yàn)電壓,但編程快的選擇存儲(chǔ)單元仍會(huì)被判定為合格。隨后,當(dāng)經(jīng)過(guò)放電時(shí)間,例如經(jīng)過(guò)6微秒~9微秒時(shí),單元電流增加。這是因?yàn)椋瑘D13A所示的通過(guò)存儲(chǔ)單元而從位線放電至源極線SL的電流變小,因此,源極線SL的電壓VSL下降。

      若在此種源極線SL的電壓VSL充分下降時(shí)讀出位線的電壓,則不會(huì)受到流經(jīng)編程慢的存儲(chǔ)單元的單元電流的不良影響,而能夠更準(zhǔn)確地驗(yàn)證編程快的存儲(chǔ)單元的閾值。因而,在本實(shí)施例的最初的校驗(yàn)讀出中,控制器150待因通過(guò)編程慢的存儲(chǔ)單元流動(dòng)的單元電流而上升的源極線SL的電壓VSL放電一定程度后,才開(kāi)始讀出。即,控制器150控制圖12所示的放電期間的結(jié)束時(shí)刻Tb+ΔT。例如,若以圖13C的例子來(lái)說(shuō),則時(shí)刻Tb+ΔT設(shè)定為6μs至9μs的范圍。

      如此,根據(jù)本實(shí)施例,在最初的編程電壓的施加后的最初的校驗(yàn)讀出中,將放電期間T2設(shè)定得長(zhǎng)于之后的校驗(yàn)讀出時(shí)的放電期間,由此,即使編程慢的存儲(chǔ)單元與編程快的存儲(chǔ)單元混合存在,也能夠準(zhǔn)確驗(yàn)證編程快的存儲(chǔ)單元的閾值。由此,能夠?qū)崿F(xiàn)數(shù)據(jù)“0”的閾值分布幅度的窄幅化,能夠改善編程快的存儲(chǔ)單元的數(shù)據(jù)保持特性。而且,本實(shí)施例中,延長(zhǎng)最初的校驗(yàn)讀出的放電期間,而將以后的校驗(yàn)讀出的放電期間設(shè)為通常的放電期間,這是為了防止下述現(xiàn)象,即,若延長(zhǎng)所有校驗(yàn)讀出的放電期間,則整體的編程時(shí)間 會(huì)變得非常長(zhǎng)。在施加最初的編程電壓時(shí),通常,編程慢的存儲(chǔ)單元的存在多于編程快的存儲(chǔ)單元,因此在施加最初的編程電壓時(shí),編程快的存儲(chǔ)單元的閾值的閾值驗(yàn)證容易因編程慢的存儲(chǔ)單元而受到影響。因而,更為有效的是在最初的校驗(yàn)讀出時(shí)延長(zhǎng)放電期間。

      所述實(shí)施例中,示出了將最初的編程電壓的施加后的最初的校驗(yàn)讀出時(shí)的放電期間延長(zhǎng)的例子,但并不限于此,也可使最初的校驗(yàn)讀出與第2次校驗(yàn)讀出的放電期間長(zhǎng)于之后的校驗(yàn)讀出的放電期間。

      接下來(lái),對(duì)本發(fā)明的第2實(shí)施例進(jìn)行說(shuō)明。圖14是第2實(shí)施例的校驗(yàn)讀出的動(dòng)作流程圖??刂破?50判定是否為最初的校驗(yàn)讀出(S300),若為最初的校驗(yàn)讀出,則設(shè)定第1放電期間(S302)。若并非最初的校驗(yàn)讀出,則判定是否為第2次校驗(yàn)讀出(S304),若為第2次校驗(yàn)讀出,則設(shè)定第2放電期間(S306)。若并非第2次校驗(yàn)讀出,則設(shè)定通常的放電期間(S308)。此處,存在下述關(guān)系,即,第1放電期間>第2放電期間>通常的放電期間。

      比起第1次校驗(yàn)讀出時(shí),在第2次校驗(yàn)讀出時(shí),閾值小于校驗(yàn)電壓的被選擇的存儲(chǔ)單元的數(shù)量預(yù)料會(huì)變少,與此相應(yīng)地,源極線SL的電壓VSL的上升也變小,因此通過(guò)根據(jù)電壓VSL的上升來(lái)稍許縮短放電期間,能夠準(zhǔn)確驗(yàn)證編程快的存儲(chǔ)單元的閾值,并且能夠?qū)崿F(xiàn)編程時(shí)間的縮短。另外,所述實(shí)施例中,對(duì)第1次校驗(yàn)讀出、第2次校驗(yàn)讀出進(jìn)行了判定,但該次數(shù)并不限于此,也可判定第3次校驗(yàn)讀出、第4次校驗(yàn)讀出,并設(shè)定與此相應(yīng)的第3放電期間、第4放電期間(第2放電期間>第3放電期間>第4放電期間>通常的放電期間)。

      接下來(lái),對(duì)本發(fā)明的第3實(shí)施例進(jìn)行說(shuō)明。圖15是第3實(shí)施例的校驗(yàn)讀出的動(dòng)作流程圖??刂破?50與第1實(shí)施例時(shí)同樣,判定是否為最初的校驗(yàn)讀出(S400)。若為最初的校驗(yàn)讀出,則接下來(lái)參照編程數(shù)據(jù),判定對(duì)數(shù)據(jù)“0”進(jìn)行編程的存儲(chǔ)單元的數(shù)量是否為第1基準(zhǔn)值以上(S402),若為第1基準(zhǔn)值以上,則設(shè)定第1放電期間(S404),若小于第1基準(zhǔn)值,則設(shè)定第2放電期間(S406)。另一方面,若并非最初的校驗(yàn)讀出,則判定對(duì)數(shù)據(jù)“0”進(jìn)行編程的存儲(chǔ)單元的數(shù)量是否為第2基準(zhǔn)值以上(S410),若為第2基準(zhǔn)值以上,則設(shè)定第3放電期間(S412),若小于第2基準(zhǔn)值,則設(shè)定第4放電期間(S414)。此處,存在下述關(guān)系,即,第1放電期間>第2放電期間>第3放電期間> 第4放電期間>通常的放電期間。

      如此,根據(jù)本實(shí)施例,通過(guò)根據(jù)對(duì)源極線SL的電壓VSL的上升造成影響的數(shù)據(jù)“0”的存儲(chǔ)單元的數(shù)量來(lái)設(shè)定放電期間,從而能夠準(zhǔn)確進(jìn)行編程快的存儲(chǔ)單元的閾值的驗(yàn)證,并且能夠?qū)崿F(xiàn)編程時(shí)間的縮短。

      最后應(yīng)說(shuō)明的是:以上各實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案,而非對(duì)其限制;盡管參照前述各實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明,本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改,或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換;而這些修改或者替換,并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。

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