本發(fā)明是有關(guān)于一種存儲器管理方法，且特別是有關(guān)于一種讀取電壓準位估測方法、存儲器存儲裝置及控制電路單元。
背景技術(shù)：
：：數(shù)碼相機、移動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對存儲媒體的需求也急速增加。由于可復寫式非易失性存儲器模塊(例如，快閃存儲器)具有數(shù)據(jù)非易失性、省電、體積小，以及無機械結(jié)構(gòu)等特性，所以非常適合內(nèi)建于上述所舉例的各種可攜式多媒體裝置中。一般來說，為了確保數(shù)據(jù)的正確性，在將某一筆數(shù)據(jù)寫入至可復寫式非易失性存儲器模塊之前，此數(shù)據(jù)會被編碼。而編碼后的數(shù)據(jù)會被寫入至可復寫式非易失性存儲器模塊中。當欲讀取此筆數(shù)據(jù)時，編碼后的數(shù)據(jù)會被讀取出來并且被解碼。若數(shù)據(jù)可以成功地解碼，表示其中的錯誤比特的數(shù)目不多且此些錯誤比特可以被更正。然而，若數(shù)據(jù)無法成功地解碼(即，解碼失敗)，則不同的讀取電壓可能會被用來重新讀取數(shù)據(jù)。但是，在某些情況下，即使可用的多個讀取電壓都已經(jīng)被使用過了，讀取出的數(shù)據(jù)仍然無法被成功地解碼，導致數(shù)據(jù)讀取失敗。特別是，對于使用區(qū)塊碼進行編碼的數(shù)據(jù)來說，這樣的情形更為嚴重。技術(shù)實現(xiàn)要素：本發(fā)明提供一種讀取電壓準位估測方法、存儲器存儲裝置及控制電路單元，可提升對于使用區(qū)塊碼的可復寫式非易失性存儲器模塊的管理能力。本發(fā)明的一范例實施例提供一種讀取電壓準位估測方法，其用于可復寫式非易失性存儲器模塊，所述讀取電壓準位估測方法包括：根據(jù)第一讀取電壓準位來讀取所述可復寫式非易失性存儲器模塊中的第一區(qū)域，以獲得第一編碼單元，其中所述第一編碼單元屬于區(qū)塊碼；對所述第一編碼單元執(zhí)行第 一解碼程序并且記錄第一解碼信息；根據(jù)第二讀取電壓準位來讀取所述第一區(qū)域，以獲得第二編碼單元，其中所述第二編碼單元屬于所述區(qū)塊碼；對所述第二編碼單元執(zhí)行第二解碼程序并且記錄第二解碼信息；以及根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述區(qū)塊碼由多個子編碼單元組成，所述子編碼單元中的第一比特是由多個編碼程序決定。在本發(fā)明的一范例實施例中，所述編碼程序具有不同的編碼方向。在本發(fā)明的一范例實施例中，所述第一解碼信息包括第一數(shù)值，所述第二解碼信息包括第二數(shù)值，其中根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得所述第三讀取電壓準位的步驟包括：比較所述第一數(shù)值與所述第二數(shù)值并根據(jù)比較結(jié)果來決定所述第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述第一數(shù)值與所述第一解碼程序的第一解碼結(jié)果有關(guān)，所述第二數(shù)值與所述第二解碼程序的第二解碼結(jié)果有關(guān)。在本發(fā)明的一范例實施例中，所述第一數(shù)值是正相關(guān)于所述第一解碼程序的第一解碼成功單元數(shù)，所述第二數(shù)值是正相關(guān)于所述第二解碼程序的第二解碼成功單元數(shù)。在本發(fā)明的一范例實施例中，所述讀取電壓準位估測方法還包括：根據(jù)所述第一解碼結(jié)果獲得第一行解碼成功單元數(shù)與第一列解碼成功單元數(shù)；根據(jù)所述第一行解碼成功單元數(shù)與所述第一列解碼成功單元數(shù)來決定所述第一數(shù)值；根據(jù)所述第二解碼結(jié)果獲得第二行解碼成功單元數(shù)與第二列解碼成功單元數(shù)；以及根據(jù)所述第二行解碼成功單元數(shù)與所述第二列解碼成功單元數(shù)來決定所述第二數(shù)值。在本發(fā)明的一范例實施例中，根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得所述第三讀取電壓準位的步驟包括：將所述第一讀取電壓準位與所述第二讀取電壓準位的其中之一決定為所述第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述讀取電壓準位估測方法還包括：判斷所述第一解碼程序是否失敗，其中根據(jù)所述第二讀取電壓準位來讀取所述第一區(qū)域的步驟是在判定所述第一解碼程序失敗之后執(zhí)行。在本發(fā)明的一范例實施例中，所述讀取電壓準位估測方法還包括：根據(jù)所述第三讀取電壓準位來執(zhí)行與所述可復寫式非易失性存儲器模塊有關(guān)的預 設(shè)操作，其中所述預設(shè)操作包括以下操作的至少其中之一：讀取所述第一區(qū)域以獲得對應于第三解碼單元的多個軟比特并根據(jù)所述軟比特來對所述第三解碼單元執(zhí)行迭代解碼；決定所述第一區(qū)域中的多個存儲單元的損耗程度或所述存儲單元的電壓分布狀態(tài)；以及決定對應于所述第一區(qū)域的預設(shè)程序化電壓。在本發(fā)明的一范例實施例中，所述讀取電壓準位估測方法還包括：根據(jù)所述第三讀取電壓準位來讀取所述第一區(qū)域，以獲得第三編碼單元；以及對所述第三編碼單元執(zhí)行第三解碼程序。在本發(fā)明的一范例實施例中，所述第一解碼程序與所述第二解碼程序皆為硬比特模式解碼。本發(fā)明的另一范例實施例提供一種存儲器存儲裝置，其包括連接接口單元、可復寫式非易失性存儲器模塊及存儲器控制電路單元。所述連接接口單元用以電性連接至主機系統(tǒng)。所述存儲器控制電路單元電性連接至所述連接接口單元與所述可復寫式非易失性存儲器模塊。其中所述存儲器控制電路單元用以發(fā)送第一讀取指令序列，其中所述第一讀取指令序列用以指示根據(jù)第一讀取電壓準位來讀取所述可復寫式非易失性存儲器模塊中的第一區(qū)域，以獲得第一編碼單元，其中所述第一編碼單元屬于區(qū)塊碼，其中所述存儲器控制電路單元還用以對所述第一編碼單元執(zhí)行第一解碼程序并且記錄第一解碼信息，其中所述存儲器控制電路單元還用以發(fā)送第二讀取指令序列，其中所述第二讀取指令序列用以指示根據(jù)第二讀取電壓準位來讀取所述第一區(qū)域，以獲得第二編碼單元，其中所述第二編碼單元屬于所述區(qū)塊碼，其中所述存儲器控制電路單元還用以對所述第二編碼單元執(zhí)行第二解碼程序并且記錄第二解碼信息，其中所述存儲器控制電路單元還用以根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述區(qū)塊碼由多個子編碼單元組成，所述子編碼單元中的第一比特是由多個編碼程序決定。在本發(fā)明的一范例實施例中，所述編碼程序具有不同的編碼方向。在本發(fā)明的一范例實施例中，所述第一解碼信息包括第一數(shù)值，所述第二解碼信息包括第二數(shù)值，其中所述存儲器控制電路單元根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得所述第三讀取電壓準位的操作包括： 比較所述第一數(shù)值與所述第二數(shù)值并根據(jù)比較結(jié)果來決定所述第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述第一數(shù)值與所述第一解碼程序的第一解碼結(jié)果有關(guān)，所述第二數(shù)值與所述第二解碼程序的第二解碼結(jié)果有關(guān)。在本發(fā)明的一范例實施例中，所述第一數(shù)值是正相關(guān)于所述第一解碼程序的第一解碼成功單元數(shù)，所述第二數(shù)值是正相關(guān)于所述第二解碼程序的第二解碼成功單元數(shù)。在本發(fā)明的一范例實施例中，所述存儲器控制電路單元還用以根據(jù)所述第一解碼結(jié)果獲得第一行解碼成功單元數(shù)與第一列解碼成功單元數(shù)，其中所述存儲器控制電路單元還用以根據(jù)所述第一行解碼成功單元數(shù)與所述第一列解碼成功單元數(shù)來決定所述第一數(shù)值，其中所述存儲器控制電路單元還用以根據(jù)所述第二解碼結(jié)果獲得第二行解碼成功單元數(shù)與第二列解碼成功單元數(shù)，其中所述存儲器控制電路單元還用以根據(jù)所述第二行解碼成功單元數(shù)與所述第二列解碼成功單元數(shù)來決定所述第二數(shù)值。在本發(fā)明的一范例實施例中，所述存儲器控制電路單元根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得所述第三讀取電壓準位的操作包括：將所述第一讀取電壓準位與所述第二讀取電壓準位的其中之一決定為所述第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述存儲器控制電路單元還用以判斷所述第一解碼程序是否失敗，其中所述存儲器控制電路單元發(fā)送所述第二讀取指令序列的操作是在判定所述第一解碼程序失敗之后執(zhí)行。在本發(fā)明的一范例實施例中，所述存儲器控制電路單元還用以根據(jù)所述第三讀取電壓準位來執(zhí)行與所述可復寫式非易失性存儲器模塊有關(guān)的預設(shè)操作，其中所述預設(shè)操作包括以下操作的至少其中之一：指示讀取所述第一區(qū)域以獲得對應于第三解碼單元的多個軟比特并根據(jù)所述軟比特來對所述第三解碼單元執(zhí)行迭代解碼；決定所述第一區(qū)域中的多個存儲單元的損耗程度或所述存儲單元的電壓分布狀態(tài)；以及決定對應于所述第一區(qū)域的預設(shè)程序化電壓。在本發(fā)明的一范例實施例中，所述存儲器控制電路單元還用以指示根據(jù)所述第三讀取電壓準位來讀取所述第一區(qū)域，以獲得第三編碼單元，其中所 述存儲器控制電路單元還用以對所述第三編碼單元執(zhí)行第三解碼程序。在本發(fā)明的一范例實施例中，所述第一解碼程序與所述第二解碼程序皆為硬比特模式解碼。本發(fā)明的另一范例實施例提供一種存儲器控制電路單元，其用于控制可復寫式非易失性存儲器模塊，所述存儲器控制電路單元包括主機接口、存儲器接口、錯誤檢查與校正電路及存儲器管理電路。所述主機接口用以電性連接至主機系統(tǒng)。所述存儲器接口用以電性連接至所述可復寫式非易失性存儲器模塊。所述存儲器管理電路電性連接至所述主機接口、所述存儲器接口及所述錯誤檢查與校正電路，其中所述存儲器管理電路用以發(fā)送第一讀取指令序列，其中所述第一讀取指令序列用以指示根據(jù)第一讀取電壓準位來讀取所述可復寫式非易失性存儲器模塊中的第一區(qū)域，以獲得第一編碼單元，其中所述第一編碼單元屬于區(qū)塊碼，其中所述錯誤檢查與校正電路用以對所述第一編碼單元執(zhí)行第一解碼程序，并且所述存儲器管理電路還用以記錄第一解碼信息，其中所述存儲器管理電路還用以發(fā)送第二讀取指令序列，其中所述第二讀取指令序列用以指示根據(jù)第二讀取電壓準位來讀取所述第一區(qū)域，以獲得第二編碼單元，其中所述第二編碼單元屬于所述區(qū)塊碼，其中所述錯誤檢查與校正電路還用以對所述第二編碼單元執(zhí)行第二解碼程序，并且所述存儲器管理電路還用以記錄第二解碼信息，其中所述存儲器管理電路還用以根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述區(qū)塊碼由多個子編碼單元組成，所述子編碼單元中的第一比特是由多個編碼程序決定。在本發(fā)明的一范例實施例中，所述編碼程序具有不同的編碼方向。在本發(fā)明的一范例實施例中，所述第一解碼信息包括第一數(shù)值，所述第二解碼信息包括第二數(shù)值，其中所述存儲器管理電路根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得所述第三讀取電壓準位的操作包括：比較所述第一數(shù)值與所述第二數(shù)值并根據(jù)比較結(jié)果來決定所述第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述第一數(shù)值與所述第一解碼程序的第一解碼結(jié)果有關(guān)，所述第二數(shù)值與所述第二解碼程序的第二解碼結(jié)果有關(guān)。在本發(fā)明的一范例實施例中，所述第一數(shù)值是正相關(guān)于所述第一解碼程 序的第一解碼成功單元數(shù)，所述第二數(shù)值是正相關(guān)于所述第二解碼程序的第二解碼成功單元數(shù)。在本發(fā)明的一范例實施例中，所述存儲器管理電路還用以根據(jù)所述第一解碼結(jié)果獲得第一行解碼成功單元數(shù)與第一列解碼成功單元數(shù)，其中所述存儲器管理電路還用以根據(jù)所述第一行解碼成功單元數(shù)與所述第一列解碼成功單元數(shù)來決定所述第一數(shù)值，其中所述存儲器管理電路還用以根據(jù)所述第二解碼結(jié)果獲得第二行解碼成功單元數(shù)與第二列解碼成功單元數(shù)，其中所述存儲器管理電路還用以根據(jù)所述第二行解碼成功單元數(shù)與所述第二列解碼成功單元數(shù)來決定所述第二數(shù)值。在本發(fā)明的一范例實施例中，所述存儲器管理電路根據(jù)所述第一解碼信息與所述第二解碼信息來估測并獲得所述第三讀取電壓準位的操作包括：將所述第一讀取電壓準位與所述第二讀取電壓準位的其中之一決定為所述第三讀取電壓準位。在本發(fā)明的一范例實施例中，所述存儲器管理電路還用以判斷所述第一解碼程序是否失敗，其中所述存儲器管理電路發(fā)送所述第二讀取指令序列的操作是在判定所述第一解碼程序失敗之后執(zhí)行。在本發(fā)明的一范例實施例中，所述存儲器管理電路還用以根據(jù)所述第三讀取電壓準位來執(zhí)行與所述可復寫式非易失性存儲器模塊有關(guān)的預設(shè)操作，其中所述預設(shè)操作包括以下操作的至少其中之一：指示讀取所述第一區(qū)域以獲得對應于第三解碼單元的多個軟比特并且所述錯誤檢查與校正電路還用以根據(jù)所述軟比特來對所述第三解碼單元執(zhí)行迭代解碼；決定所述第一區(qū)域中的多個存儲單元的損耗程度或所述存儲單元的電壓分布狀態(tài)；以及決定對應于所述第一區(qū)域的預設(shè)程序化電壓。在本發(fā)明的一范例實施例中，所述存儲器管理電路還用以指示根據(jù)所述第三讀取電壓準位來讀取所述第一區(qū)域，以獲得第三編碼單元，其中所述錯誤檢查與校正電路還用以對所述第三編碼單元執(zhí)行第三解碼程序。在本發(fā)明的一范例實施例中，所述第一解碼程序與所述第二解碼程序皆為硬比特模式解碼。基于上述，本發(fā)明實施例提供的讀取電壓準位估測方法、存儲器存儲裝置及控制電路單元，在利用不同的讀取電壓準位來讀取存儲器并且嘗試對所 獲得的數(shù)據(jù)進行解碼之后，對應于不同解碼程序的解碼信息會被記錄下來。爾后，此些解碼信息即可用來作為估測一個適當?shù)淖x取電壓準位的依據(jù)。藉此，對于使用區(qū)塊碼的可復寫式非易失性存儲器模塊的管理能力可被提升。為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。附圖說明圖1是根據(jù)本發(fā)明的一范例實施例所示出的主機系統(tǒng)與存儲器存儲裝置的示意圖；圖2是根據(jù)本發(fā)明的一范例實施例所示出的電腦、輸入/輸出裝置與存儲器存儲裝置的示意圖；圖3是根據(jù)本發(fā)明的一范例實施例所示出的主機系統(tǒng)與存儲器存儲裝置的示意圖；圖4是圖1所示的存儲器存儲裝置的概要方塊圖；圖5是根據(jù)本發(fā)明的一范例實施例所示出的可復寫式非易失性存儲器模塊的概要方塊圖；圖6是根據(jù)本發(fā)明的一范例實施例所示出的存儲單元陣列的示意圖；圖7是根據(jù)本發(fā)明的一范例實施例所示出的存儲器控制電路單元的概要方塊圖；圖8是根據(jù)本發(fā)明的一范例實施例所示出的管理可復寫式非易失性存儲器模塊的示意圖；圖9是根據(jù)本發(fā)明的一范例實施例所示出的多個存儲單元的臨界電壓分布的示意圖；圖10是根據(jù)本發(fā)明的一范例實施例所示出的編碼單元的示意圖；圖11是根據(jù)本發(fā)明的一范例實施例所示出的讀取多個軟比特的示意圖；圖12是根據(jù)本發(fā)明的一范例實施例所示出的讀取電壓準位估測方法的流程圖。附圖標記說明：10：存儲器存儲裝置；11：主機系統(tǒng)；12：電腦；122：微處理器；124：隨機存取存儲器；126：系統(tǒng)總線；128：數(shù)據(jù)傳輸接口；13：輸入/輸出裝置；21：鼠標；22：鍵盤；23：顯示器；24：打印機；25：隨身盤；26：存儲卡；27：固態(tài)硬盤；31：數(shù)碼相機；32：SD卡；33：MMC卡；34：記憶棒；35：CF卡；36：嵌入式存儲裝置；402：連接接口單元；404：存儲器控制電路單元；406：可復寫式非易失性存儲器模塊；502：存儲單元陣列；504：字元線控制電路；506：比特線控制電路；508：行解碼器；510：數(shù)據(jù)輸入/輸出緩沖器；512：控制電路；602：存儲單元；604：比特線；606：字元線；608：共用源極線；612、614：晶體管；702：存儲器管理電路；704：主機接口；706：存儲器接口；708：錯誤檢查與校正電路；710：緩沖存儲器；712：電源管理電路；800(0)～800(R)：實體抹除單元；810(0)～810(D)：邏輯單元；802：存儲區(qū)；806：系統(tǒng)區(qū)；901、902、911、912、1110、1120：分布；913：重疊區(qū)域；Vread-0～Vread-3、V1～V5：讀取電壓準位；1010：編碼單元；1011～101n：子編碼單元；b11～bnm：比特；1101～1106：電壓區(qū)間；b1～b5：軟比特；S1201～S1206：步驟。具體實施方式一般而言，存儲器存儲裝置(也稱，存儲器存儲系統(tǒng))包括可復寫式非易失性存儲器模塊(rewritablenon-volatilememorymodule)與控制器(也稱，控制電路)。通常存儲器存儲裝置是與主機系統(tǒng)一起使用，以使主機系統(tǒng)可將數(shù)據(jù)寫入至存儲器存儲裝置或從存儲器存儲裝置中讀取數(shù)據(jù)。圖1是根據(jù)本發(fā)明的一范例實施例所示出的主機系統(tǒng)與存儲器存儲裝置的示意圖。圖2是根據(jù)本發(fā)明的一范例實施例所示出的電腦、輸入/輸出裝置 與存儲器存儲裝置的示意圖。請參照圖1，主機系統(tǒng)11一般包括電腦12與輸入/輸出(input/output,簡稱I/O)裝置13。電腦12包括微處理器122、隨機存取存儲器(randomaccessmemory,簡稱RAM)124、系統(tǒng)總線126與數(shù)據(jù)傳輸接口128。輸入/輸出裝置13包括如圖2的鼠標21、鍵盤22、顯示器23與打印機24。必須了解的是，圖2所示的裝置非限制輸入/輸出裝置13，輸入/輸出裝置13可還包括其他裝置。在一范例實施例中，存儲器存儲裝置10是通過數(shù)據(jù)傳輸接口128與主機系統(tǒng)11的其他元件電性連接。通過微處理器122、隨機存取存儲器124與輸入/輸出裝置13的運作可將數(shù)據(jù)寫入至存儲器存儲裝置10或從存儲器存儲裝置10中讀取數(shù)據(jù)。例如，存儲器存儲裝置10可以是如圖2所示的隨身盤25、存儲卡26或固態(tài)硬盤(SolidStateDrive,簡稱SSD)27等的可復寫式非易失性存儲器存儲裝置。圖3是根據(jù)本發(fā)明的一范例實施例所示出的主機系統(tǒng)與存儲器存儲裝置的示意圖。一般而言，主機系統(tǒng)11為可實質(zhì)地與存儲器存儲裝置10配合以存儲數(shù)據(jù)的任意系統(tǒng)。雖然在本范例實施例中，主機系統(tǒng)11是以電腦系統(tǒng)來作說明，然而，另一范例實施例中，主機系統(tǒng)11可以是數(shù)碼相機、攝影機、通信裝置、音頻播放器或視頻播放器等系統(tǒng)。例如，在主機系統(tǒng)為數(shù)碼相機(攝影機)31時，可復寫式非易失性存儲器存儲裝置則為其所使用的SD卡32、MMC卡33、記憶棒(memorystick)34、CF卡35或嵌入式存儲裝置36(如圖3所示)。嵌入式存儲裝置36包括嵌入式多媒體卡(EmbeddedMMC,簡稱eMMC)。值得一提的是，嵌入式多媒體卡是直接電性連接于主機系統(tǒng)的基板上。圖4是圖1所示的存儲器存儲裝置的概要方塊圖。請參照圖4，存儲器存儲裝置10包括連接接口單元402、存儲器控制電路單元404與可復寫式非易失性存儲器模塊406。在本范例實施例中，連接接口單元402是相容于串行高級技術(shù)附件(SerialAdvancedTechnologyAttachment,簡稱SATA)標準。然而，必須了解的是，本發(fā)明不限于此，連接接口單元402也可以是符合并行高級技術(shù)附件(ParallelAdvancedTechnologyAttachment,簡稱PATA)標準、電氣和電子工程師協(xié)會 (InstituteofElectricalandElectronicEngineers,簡稱IEEE)1394標準、外設(shè)部件互連(PeripheralComponentInterconnectExpress,簡稱PCIExpress)標準、通用串行總線(UniversalSerialBus,簡稱USB)標準、安全數(shù)位(SecureDigital,簡稱SD)接口標準、超高速一代(UltraHighSpeed-I,簡稱UHS-I)接口標準、超高速二代(UltraHighSpeed-II,簡稱UHS-II)接口標準、記憶棒(MemoryStick,簡稱MS)接口標準、多媒體存儲卡(MultiMediaCard,簡稱MMC)接口標準、嵌入式多媒體存儲卡(EmbeddedMultimediaCard,簡稱eMMC)接口標準、通用快閃存儲器(UniversalFlashStorage,簡稱UFS)接口標準、小型快閃(CompactFlash,簡稱CF)接口標準、集成設(shè)備電路(IntegratedDeviceElectronics,簡稱IDE)標準或其他適合的標準。連接接口單元402可與存儲器控制電路單元404封裝在一個芯片中，或者連接接口單元402是布設(shè)于一包含存儲器控制電路單元404的芯片外。存儲器控制電路單元404用以執(zhí)行以硬件形式或固件形式實作的多個邏輯柵或控制指令并且根據(jù)主機系統(tǒng)11的指令在可復寫式非易失性存儲器模塊406中進行數(shù)據(jù)的寫入、讀取與抹除等運作?？蓮蛯懯椒且资源鎯ζ髂K406是電性連接至存儲器控制電路單元404并且用以存儲主機系統(tǒng)11所寫入的數(shù)據(jù)?？蓮蛯懯椒且资源鎯ζ髂K406可以是單層單元(SingleLevelCell,簡稱SLC)NAND型快閃存儲器模塊(即，一個存儲單元中可存儲1個比特數(shù)據(jù)的快閃存儲器模塊)、多層單元(MultiLevelCell,簡稱MLC)NAND型快閃存儲器模塊(即，一個存儲單元中可存儲2個比特數(shù)據(jù)的快閃存儲器模塊)、三層單元(TripleLevelCell，簡稱TLC)NAND型快閃存儲器模塊(即，一個存儲單元中可存儲3個比特數(shù)據(jù)的快閃存儲器模塊)、其他快閃存儲器模塊或其他具有相同特性的存儲器模塊。圖5是根據(jù)本發(fā)明的一范例實施例所示出的可復寫式非易失性存儲器模塊的概要方塊圖。圖6是根據(jù)本發(fā)明的一范例實施例所示出的存儲單元陣列的示意圖。請參照圖5，可復寫式非易失性存儲器模塊406包括存儲單元陣列502、字元線控制電路504、比特線控制電路506、行解碼器(columndecoder)508、數(shù)據(jù)輸入/輸出緩沖器510與控制電路512。在本范例實施例中，存儲單元陣列502可包括用以存儲數(shù)據(jù)的多個存儲 單元602、多個選擇柵漏極(selectgatedrain,簡稱SGD)晶體管612與多個選擇柵源極(selectgatesource,簡稱SGS)晶體管614、以及連接此些存儲單元的多條比特線604、多條字元線606、與共用源極線608(如圖6所示)。存儲單元602是以陣列方式(或立體堆疊的方式)配置在比特線604與字元線606的交叉點上。當從存儲器控制電路單元404接收到寫入指令或讀取指令時，控制電路512會控制字元線控制電路504、比特線控制電路506、行解碼器508、數(shù)據(jù)輸入/輸出緩沖器510來寫入數(shù)據(jù)至存儲單元陣列502或從存儲單元陣列502中讀取數(shù)據(jù)，其中字元線控制電路504用以控制施予至字元線606的電壓，比特線控制電路506用以控制施予至比特線604的電壓，行解碼器508依據(jù)指令中的列地址以選擇對應的比特線，并且數(shù)據(jù)輸入/輸出緩沖器510用以暫存數(shù)據(jù)?？蓮蛯懯椒且资源鎯ζ髂K406中的每一個存儲單元是以電壓(以下也稱為臨界電壓)的改變來存儲一或多個比特。具體來說，每一個存儲單元的控制柵極(controlgate)與通道之間有一個電荷捕捉層。通過施予一寫入電壓至控制柵極，可以改變電荷捕捉層的電子量，因而改變了存儲單元的臨界電壓。此改變臨界電壓的程序也稱為“把數(shù)據(jù)寫入至存儲單元”或“程序化存儲單元”。隨著臨界電壓的改變，存儲單元陣列502的每一個存儲單元具有多個存儲狀態(tài)。并且通過施予讀取電壓可以判斷存儲單元是屬于哪一個存儲狀態(tài)，藉此取得存儲單元所存儲的一或多個比特。圖7是根據(jù)本發(fā)明的一范例實施例所示出的存儲器控制電路單元的概要方塊圖。請參照圖7，存儲器控制電路單元404包括存儲器管理電路702、主機接口704、存儲器接口706及錯誤檢查與校正電路708。存儲器管理電路702用以控制存儲器控制電路單元404的整體運作。具體來說，存儲器管理電路702具有多個控制指令，并且在存儲器存儲裝置10運作時，此些控制指令會被執(zhí)行以進行數(shù)據(jù)的寫入、讀取與抹除等運作。以下說明存儲器管理電路702的操作時，等同于說明存儲器控制電路單元404的操作。在本范例實施例中，存儲器管理電路702的控制指令是以固件形式來實作。例如，存儲器管理電路702具有微處理器單元(未示出)與只讀存儲器(未 示出)，并且此些控制指令是被燒錄至此只讀存儲器中。當存儲器存儲裝置10運作時，此些控制指令會由微處理器單元來執(zhí)行以進行數(shù)據(jù)的寫入、讀取與抹除等運作。在另一范例實施例中，存儲器管理電路702的控制指令也可以程序碼形式存儲于可復寫式非易失性存儲器模塊406的特定區(qū)域(例如，存儲器模塊中專用于存放系統(tǒng)數(shù)據(jù)的系統(tǒng)區(qū))中。此外，存儲器管理電路702具有微處理器單元(未示出)、只讀存儲器(未示出)及隨機存取存儲器(未示出)。特別是，此只讀存儲器具有開機碼(bootcode)，并且當存儲器控制電路單元404被致能時，微處理器單元會先執(zhí)行此開機碼來將存儲于可復寫式非易失性存儲器模塊406中的控制指令載入至存儲器管理電路702的隨機存取存儲器中。之后，微處理器單元會運轉(zhuǎn)此些控制指令以進行數(shù)據(jù)的寫入、讀取與抹除等運作。此外，在另一范例實施例中，存儲器管理電路702的控制指令也可以一硬件形式來實作。例如，存儲器管理電路702包括微控制器、實體單元管理電路、存儲器寫入電路、存儲器讀取電路、存儲器抹除電路與數(shù)據(jù)處理電路。實體單元管理電路、存儲器寫入電路、存儲器讀取電路、存儲器抹除電路與數(shù)據(jù)處理電路是電性連接至微控制器。其中，實體單元管理電路用以管理可復寫式非易失性存儲器模塊406的實體抹除單元；存儲器寫入電路用以對可復寫式非易失性存儲器模塊406下達寫入指令序列以將數(shù)據(jù)寫入至可復寫式非易失性存儲器模塊406中；存儲器讀取電路用以對可復寫式非易失性存儲器模塊406下達讀取指令序列以從可復寫式非易失性存儲器模塊406中讀取數(shù)據(jù)；存儲器抹除電路用以對可復寫式非易失性存儲器模塊406下達抹除指令序列以將數(shù)據(jù)從可復寫式非易失性存儲器模塊406中抹除；而數(shù)據(jù)處理電路用以處理欲寫入至可復寫式非易失性存儲器模塊406的數(shù)據(jù)以及從可復寫式非易失性存儲器模塊406中讀取的數(shù)據(jù)。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程序碼或指令碼并且用以指示可復寫式非易失性存儲器模塊406執(zhí)行相對應的寫入、讀取及抹除等操作。主機接口704是電性連接至存儲器管理電路702并且用以接收與識別主機系統(tǒng)11所傳送的指令與數(shù)據(jù)。也就是說，主機系統(tǒng)11所傳送的指令與數(shù)據(jù)會通過主機接口704來傳送至存儲器管理電路702。在本范例實施例中，主機接口704是相容于SATA標準。然而，必須了解的是本發(fā)明不限于此， 主機接口704也可以是相容于PATA標準、IEEE1394標準、PCIExpress標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的數(shù)據(jù)傳輸標準。存儲器接口706是電性連接至存儲器管理電路702并且用以存取可復寫式非易失性存儲器模塊406。也就是說，欲寫入至可復寫式非易失性存儲器模塊406的數(shù)據(jù)會經(jīng)由存儲器接口706轉(zhuǎn)換為可復寫式非易失性存儲器模塊406所能接受的格式。具體來說，若存儲器管理電路702要存取可復寫式非易失性存儲器模塊406，存儲器接口706會傳送對應的指令序列。這些指令序列可包括一或多個信號，或是在總線上的數(shù)據(jù)。例如，在讀取指令序列中，會包括讀取的辨識碼、存儲器地址等信息。錯誤檢查與校正電路708是電性連接至存儲器管理電路702并且用以執(zhí)行錯誤檢查與校正程序以確保數(shù)據(jù)的正確性。具體來說，當存儲器管理電路702從主機系統(tǒng)11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的數(shù)據(jù)產(chǎn)生對應的錯誤更正碼(errorcorrectingcode,簡稱ECC)及/或錯誤檢查碼(errordetectingcode，簡稱EDC)，并且存儲器管理電路702會將對應此寫入指令的數(shù)據(jù)與對應的錯誤更正碼及/或錯誤檢查碼寫入至可復寫式非易失性存儲器模塊406中。之后，當存儲器管理電路702從可復寫式非易失性存儲器模塊406中讀取數(shù)據(jù)時會同時讀取此數(shù)據(jù)對應的錯誤更正碼及/或錯誤檢查碼，并且錯誤檢查與校正電路708會依據(jù)此錯誤更正碼及/或錯誤檢查碼對所讀取的數(shù)據(jù)執(zhí)行錯誤檢查與校正程序。在一范例實施例中，存儲器控制電路單元404還包括緩沖存儲器710與電源管理電路712。緩沖存儲器710是電性連接至存儲器管理電路702并且用以暫存來自于主機系統(tǒng)11的數(shù)據(jù)與指令或來自于可復寫式非易失性存儲器模塊406的數(shù)據(jù)。電源管理電路712是電性連接至存儲器管理電路702并且用以控制存儲器存儲裝置10的電源。圖8是根據(jù)本發(fā)明的一范例實施例所示出的管理可復寫式非易失性存儲器模塊的示意圖。必須了解的是，在此描述可復寫式非易失性存儲器模塊406的實體抹除單元的運作時，以“選擇”、“分組”、“劃分”、“關(guān)聯(lián)”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可復寫式非易失性存儲器模塊的實體抹除單元的實際位置并未更動，而是邏輯上對可復寫式非易失性存儲器模 塊的實體抹除單元進行操作?？蓮蛯懯椒且资源鎯ζ髂K406的存儲單元會構(gòu)成多個實體程序化單元，并且此些實體程序化單元會構(gòu)成多個實體抹除單元。具體來說，同一條字元線上的存儲單元會組成一或多個實體程序化單元。若每一個存儲單元可存儲2個以上的比特，則同一條字元線上的實體程序化單元至少可被分類為下實體程序化單元與上實體程序化單元。例如，一存儲單元的最低有效比特(LeastSignificantBit，簡稱LSB)是屬于下實體程序化單元，并且一存儲單元的最高有效比特(MostSignificantBit，簡稱MSB)是屬于上實體程序化單元。一般來說，在MLCNAND型快閃存儲器中，下實體程序化單元的寫入速度會大于上實體程序化單元的寫入速度，或下實體程序化單元的可靠度是高于上實體程序化單元的可靠度。在此范例實施例中，實體程序化單元為程序化的最小單元。即，實體程序化單元為寫入數(shù)據(jù)的最小單元。例如，實體程序化單元為實體頁面或是實體扇(sector)。若實體程序化單元為實體頁面，則每一個實體程序化單元通常包括數(shù)據(jù)比特區(qū)與冗余比特區(qū)。數(shù)據(jù)比特區(qū)包含多個實體扇，用以存儲使用者的數(shù)據(jù)，而冗余比特區(qū)用以存儲系統(tǒng)的數(shù)據(jù)(例如，錯誤更正碼)。在本范例實施例中，數(shù)據(jù)比特區(qū)包含32個實體扇，且一個實體扇的大小為512比特組(byte,簡稱B)。然而，在其他范例實施例中，數(shù)據(jù)比特區(qū)中也可包含8個、16個或數(shù)目更多或更少的實體扇，本發(fā)明并不限制實體扇的大小以及個數(shù)。另一方面，實體抹除單元為抹除的最小單位。亦即，每一實體抹除單元含有最小數(shù)目之一并被抹除的存儲單元。例如，實體抹除單元為實體區(qū)塊。請參照圖8，存儲器管理電路702可將可復寫式非易失性存儲器模塊406的實體抹除單元800(0)～800(R)邏輯地劃分為多個區(qū)域，例如為存儲區(qū)802與系統(tǒng)區(qū)806。存儲區(qū)802的實體抹除單元是用以存儲來自主機系統(tǒng)11的數(shù)據(jù)。存儲區(qū)802中會存儲有效數(shù)據(jù)與無效數(shù)據(jù)。例如，當主機系統(tǒng)要刪除一份有效數(shù)據(jù)時，被刪除的數(shù)據(jù)可能還是存儲在存儲區(qū)802中，但會被標記為無效數(shù)據(jù)。沒有存儲有效數(shù)據(jù)的實體抹除單元也被稱為閑置(spare)實體抹除單元。例如，被抹除以后的實體抹除單元便會成為閑置實體抹除單元。若存儲區(qū)802或系統(tǒng)區(qū)806中有實體抹除單元損壞時，存儲區(qū)802中的實體抹除單元也可以用 來替換損壞的實體抹除單元。倘若存儲區(qū)802中沒有可用的實體抹除單元來替換損壞的實體抹除單元時，則存儲器管理電路702可能會將整個存儲器存儲裝置10宣告為寫入保護(writeprotect)狀態(tài)，而無法再寫入數(shù)據(jù)。此外，有存儲有效數(shù)據(jù)的實體抹除單元也被稱為非閑置(non-spare)實體抹除單元。系統(tǒng)區(qū)806的實體抹除單元是用以記錄系統(tǒng)數(shù)據(jù)，其中此系統(tǒng)數(shù)據(jù)包括關(guān)于存儲器芯片的制造商與型號、存儲器芯片的實體抹除單元數(shù)、每一實體抹除單元的實體程序化單元數(shù)等。存儲區(qū)802與系統(tǒng)區(qū)806的實體抹除單元的數(shù)量會依據(jù)不同的存儲器規(guī)格而有所不同。此外，必須了解的是，在存儲器存儲裝置10的運作中，實體抹除單元關(guān)聯(lián)至存儲區(qū)802與系統(tǒng)區(qū)806的分組關(guān)系會動態(tài)地變動。例如，當系統(tǒng)區(qū)806中的實體抹除單元損壞而被存儲區(qū)802的實體抹除單元取代時，則原本在存儲區(qū)802的實體抹除單元會被關(guān)聯(lián)至系統(tǒng)區(qū)806。存儲器管理電路702會配置邏輯單元810(0)～810(D)以映射至存儲區(qū)802中的實體抹除單元800(0)～800(A)。例如，在本范例實施例中，主機系統(tǒng)11是通過邏輯地址來存取存儲區(qū)802中的數(shù)據(jù)，因此，每一個邏輯單元810(0)～810(D)是指一個邏輯地址。此外，在一范例實施例中，每一個邏輯單元810(0)～810(D)也可以是指一個邏輯扇、一個邏輯程序化單元、一個邏輯抹除單元或者由多個連續(xù)的邏輯地址組成。每一個邏輯單元810(0)～810(D)是映射至一或多個實體單元。在本范例實施例中，一個實體單元是指一個實體抹除單元。然而，在另一范例實施例中，一個實體單元也可以是一個實體地址、一個實體扇、一個實體程序化單元或者是由多個連續(xù)的實體地址組成，本發(fā)明不加以限制。存儲器管理電路702會將邏輯單元與實體單元之間的映射關(guān)系記錄于一或多個邏輯-實體映射表。當主機系統(tǒng)11欲從存儲器存儲裝置10讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)至存儲器存儲裝置10時，存儲器管理電路702可根據(jù)此一或多個邏輯-實體映射表來執(zhí)行對于存儲器存儲裝置10的數(shù)據(jù)存取。圖9是根據(jù)本發(fā)明的一范例實施例所示出的多個存儲單元的臨界電壓分布的示意圖。請參照圖9，橫軸代表存儲單元的臨界電壓，而縱軸代表存儲單元個數(shù)。例如，圖9是表示一個實體單元中各個存儲單元的臨界電壓。在此假設(shè)當某一個存儲單元的臨界電壓是落在分布901時，此存儲單元所存儲的是比特“1”； 相反地，若某一個存儲單元的臨界電壓是落在分布902時，此存儲單元所存儲的是比特“0”。值得一提的是，在本范例實施例中，每一個存儲單元是用以存儲一個比特，故臨界電壓的分布有兩種可能。然而，在其他范例實施例中，若一個存儲單元是用以存儲多個比特，則對應的臨界電壓的分布則可能有四種、八種或其他任意個可能。此外，本發(fā)明也不限制每一個分布所代表的比特。當要從可復寫式非易失性存儲器模塊406讀取數(shù)據(jù)時，存儲器管理電路702會發(fā)送一讀取指令序列至可復寫式非易失性存儲器模塊406。此讀取指令序列包括一或多個指令或程序碼。此讀取指令序列用以指示讀取某一實體單元中的多個存儲單元以取得多個比特。例如，根據(jù)此讀取指令序列，可復寫式非易失性存儲器模塊406會使用讀取電壓Vread-0來讀取此些存儲單元并且將對應的比特數(shù)據(jù)傳送給存儲器管理電路702。例如，若某一個存儲單元的臨界電壓小于讀取電壓Vread-0(例如，屬于分布901的存儲單元)，則存儲器管理電路702會讀到比特“1”；若某一個存儲單元的臨界電壓大于讀取電壓Vread-0(例如，屬于分布902的存儲單元)，則存儲器管理電路702會讀到比特“0”。然而，隨著可復寫式非易失性存儲器模塊406的使用時間增加及/或操作環(huán)境改變，分布901與902會發(fā)生性能衰退(degradation)。發(fā)生性能衰退后，分布901與902可能會逐漸相互靠近甚至相互重疊。例如，分布911與分布912分別用來表示性能衰退后的分布901與902。分布911與分布912包含一個重疊區(qū)域913。重疊區(qū)域913表示有一些存儲單元中所存儲的應該是比特“1”，但其臨界電壓大于讀取電壓Vread-0；或者，有一些存儲單元中所存儲的應該是比特“0”，但其臨界電壓小于讀取電壓Vread-0。發(fā)生性能衰退后，若持續(xù)使用讀取電壓Vread-0來讀取屬于分布911或分布912的存儲單元，則讀取到的比特可能會包含較多錯誤。例如，將屬于分布911的存儲單元誤判為屬于分布912，或者將屬于分布912的存儲單元誤判為屬于分布911。因此，在本范例實施例中，錯誤檢查與校正電路708會對讀取到的比特進行解碼，從而更正其中的錯誤。在以下的范例實施例中，讀取電壓也被稱為讀取電壓準位(readvoltagelevel)。每一個讀取電壓準位具有至少一個電壓值。在本范例實施例中，錯誤檢查與校正電路708會編碼欲存儲至可復寫式 非易失性存儲器模塊406的數(shù)據(jù)并產(chǎn)生一個編碼單元。此編碼單元是屬于區(qū)塊碼。存儲器管理電路702會發(fā)送一個寫入指令序列至可復寫式非易失性存儲器模塊406。此寫入指令序列包含至少一指令或程序碼。此寫入指令序列用以指示將此編碼單元寫入至可復寫式非易失性存儲器模塊406中的一個適當區(qū)域(以下也稱為第一區(qū)域)。例如，第一區(qū)域可以是至少一個實體單元。根據(jù)此寫入指令序列，可復寫式非易失性存儲器模塊406會將此編碼單元會存儲至此第一區(qū)域。爾后，當存儲器管理電路702指示讀取第一區(qū)域的數(shù)據(jù)時，可復寫式非易失性存儲器模塊406會從第一區(qū)域中讀取此編碼單元，并且錯誤檢查與校正電路708會執(zhí)行一解碼程序以解碼此編碼單元。圖10是根據(jù)本發(fā)明的一范例實施例所示出的編碼單元的示意圖。請參照圖10，編碼單元1010包括比特b11～bnm。若將比特b11～bnm分組為子編碼單元1011～101n，則每一個子編碼單元1011～101n具有m個比特。n與m皆可以是大于1的任意正整數(shù)。在本范例實施例中，部分的比特是由多個編碼程序所決定。例如，可將編碼方向為行(row)方向(例如，由左至右)的編碼程序視為第一類編碼程序，并將編碼方向為列方向(例如，由上至下)的編碼程序視為第二類編碼程序。在一范例實施例中，第一類編碼程序也稱為行(row)編碼程序，而第二類編碼程序也稱為列(column)編碼程序。在本范例實施例中，第一類編碼程序會先被執(zhí)行，而根據(jù)第一類編碼程序的編碼結(jié)果，第二類編碼程序會接續(xù)被執(zhí)行。例如，假設(shè)欲存儲的使用者數(shù)據(jù)包含比特b11～b1p、b21～b2p、…、br1～brp，則在第一類編碼程序中，比特b11～b1p、b21～b2p、…、br1～brp會分別被編碼以獲得比特b11～b1m(即，子編碼單元1011)、b21～b2m(即，子編碼單元1012)、…、br1～brm(即，子編碼單元101r)。比特b1q～b1m為對應于比特b11～b1p的錯誤更正碼，比特b2q～b2m為對應于比特b21～b2p的錯誤更正碼，以此類推，其中q等于p+1。在獲得子編碼單元1011～101r之后，第二類編碼程序會被執(zhí)行。例如，在第二類編碼程序中，比特b11～br1(即，每一個子編碼單元1011～101r中的第一個比特)、比特b12～br2(即，每一個子編碼單元1011～101r中的第二個比特)、…、比特b1m～brm(即，每一個子編碼單元1011～101r中的第m個比特)會分別被編碼以獲得比特b11～bn1、b12～bn2、…、b1m～bnm。比特bs1～bn1為對應于比特b11～br1的錯誤更正碼，比特bs2～bn2為對應于比特b12～br2的錯誤更正碼，以此類推，其中s等于r+1。在將編碼單元1010讀取出來之后，對應于所采用的編碼順序，編碼單元1010會被解碼。例如，在本范例實施例中，解碼方向為列方向的解碼程序(也稱為第二類解碼程序)會先被執(zhí)行，而根據(jù)第二類解碼程序的解碼結(jié)果，解碼方向為行方向的解碼程序(也稱為第一類解碼程序)會接續(xù)被執(zhí)行。例如，在第二類解碼程序中，比特bs1～bn1、bs2～bn2、…、bsm～bnm會被分別用來對比特b11～br1、b12～br2、…、b1m～brm進行解碼。在獲得解碼后的比特b11～br1、b12～br2、…、b1m～brm之后，第一類解碼程序會被執(zhí)行。例如，在第一類解碼程序中，由第二類解碼程序解碼后的比特b1q～b1m、b2q～b2m、…、brq～brm會分別被用來對由第二類解碼程序解碼后的比特b11～b1p、b21～b2p、…、br1～brp進行解碼以獲得解碼后的使用者數(shù)據(jù)。值得一提的是，上述范例實施例中提及的編碼單元的組成以及編/解碼順序只是一個范例而非用以限制本發(fā)明。例如，在另一范例實施例中，所產(chǎn)生的錯誤更正碼也可以是排列在對應的使用者數(shù)據(jù)之前或者穿插在對應的使用者數(shù)據(jù)中?；蛘?，在一范例實施例中，在編碼使用者數(shù)據(jù)時，也可以是先執(zhí)行第二類編碼程序，然后再依照第二類編碼程序的編碼結(jié)果執(zhí)行第一類編碼程序；相對應的，在解碼編碼單元時，也可以是先執(zhí)行第一類解碼程序，然后再根據(jù)第一類解碼程序的解碼結(jié)果來執(zhí)行第二類解碼程序。此外，第一類編碼程序(或第一類解碼程序)與第二類編碼程序(或第二類解碼程序)的編碼方向不同，但是第一類編碼程序(或第一類解碼程序)與第二類編碼程序(或第二類解碼程序)可采用相同或不同的編/解碼演算法。例如，第一類編碼程序與對應的第一類解碼程序可以是包含低密度奇偶檢查校正碼(lowdensityparitycode，簡稱LDPC)、BCH碼及里德-所羅門碼(Reed-solomoncode,簡稱RScode)、方塊渦輪碼(blockturbocode,簡稱BTC)等各式編/解碼演算法的至少其中之一；而第二類編碼程序與對應的第二類解碼程序也可以是包含上述編/解碼演算法的至少其中之一或者其他類型的編/解碼演算法。在本范例實施例中，存儲器管理電路702會發(fā)送一讀取指令序列(以下也稱為第一讀取指令序列)至可復寫式非易失性存儲器模塊406。此第一讀取指令序列用以指示從上述第一區(qū)域讀取數(shù)據(jù)。在接收到此第一讀取指令序列之后，可復寫式非易失性存儲器模塊406會根據(jù)一讀取電壓準位(以下也稱為第一讀取電壓準位)來讀取此第一區(qū)域中的多個存儲單元以獲得一編碼單元(以 下也稱為第一編碼單元)。此第一編碼單元屬于區(qū)塊碼。關(guān)于編碼單元的介紹已詳述于上，故在此便不贅述。然后，錯誤檢查與校正電路708會對第一編碼單元執(zhí)行一解碼程序(以下也稱為第一解碼程序)并且記錄對應的解碼信息(以下也稱為第一解碼信息)。在本范例實施例中，第一解碼程序是屬于迭代解碼程序。例如，在第一解碼程序中，錯誤檢查與校正電路708會執(zhí)行至少一次的迭代解碼運算，以通過迭代地更新第一編碼單元的可靠度信息(例如，解碼初始值)來提高第一編碼單元的解碼成功率。每一次的迭代解碼運算可包含相同或相似于圖10的范例實施例所介紹的解碼操作。一般來說，根據(jù)編碼單元中錯誤(也稱為錯誤比特)的數(shù)目，第一解碼程序可能成功或失敗。例如，經(jīng)過至少一次的迭代解碼運算之后，若解碼成功，例如，錯誤檢查與校正電路708判定第一編碼單元中的錯誤皆已被更正，則錯誤檢查與校正電路708會輸出解碼后的(或更正后的)第一編碼單元。反之，若因為第一編碼單元中錯誤比特的數(shù)目過多及/或此些錯誤比特的分布剛好處于無法被更正的位置等因素，導致錯誤檢查與校正電路708所執(zhí)行的迭代解碼運算的次數(shù)已經(jīng)達到一預設(shè)次數(shù)，則錯誤檢查與校正電路708會判定解碼失敗。值得一提的是，從圖10的范例實施例可知，對應于某一行的第一類解碼程序或?qū)谀骋涣械牡诙惤獯a程序皆可能成功或失敗。每一次執(zhí)行的第一類解碼程序是各自獨立的，并且每一次執(zhí)行的第二類解碼程序也是各自獨立的。例如，對于子編碼單元1011的第一類解碼程序可能成功或失敗，并且對于子編碼單元1012的第二類解碼程序也可能成功或失敗，兩者可能無關(guān)。因此，即使第一編碼單元解碼失敗，但其中仍然可能存在成功解碼的行、列或者比特。存儲器管理電路702會將這些成功解碼的信息記錄下來作為第一解碼信息。例如，此第一解碼信息可以包括一個數(shù)值(以下也稱為第一數(shù)值)。第一數(shù)值與第一編碼單元的解碼結(jié)果(以下也稱為第一解碼結(jié)果)有關(guān)。例如，第一數(shù)值是根據(jù)第一解碼結(jié)果來決定。例如，第一數(shù)值是正相關(guān)于(positivelycorrelated)第一解碼程序的解碼成功單元數(shù)(以下也稱為第一解碼成功單元數(shù))。在本范例實施例中，第一解碼成功單元數(shù)是指第一編碼單元中被成功解碼的單元的數(shù)目。例如，一個被成功解碼的單元可以是指一個被成功解碼的 行、一個被成功解碼的列、或者一個被成功解碼的比特。存儲器管理電路702可直接將此第一解碼成功單元數(shù)作為此第一數(shù)值。例如，存儲器管理電路702可以直接將第一編碼單元中被成功解碼的行的數(shù)目(以下也稱為第一行解碼成功單元數(shù))、第一編碼單元中被成功解碼的列的數(shù)目(以下也稱為第一列解碼成功單元數(shù))、或者第一編碼單元中被成功解碼的比特的數(shù)目作為此第一數(shù)值?；蛘?，存儲器管理電路702也可以根據(jù)第一行解碼成功單元數(shù)與第一列解碼成功單元數(shù)來執(zhí)行一邏輯運算以決定此第一數(shù)值。例如，存儲器管理電路702可以將第一行解碼成功單元數(shù)乘上一個權(quán)重(以下也稱為第一權(quán)重)得到一個參數(shù)(以下也稱為第一參數(shù))并且將第一列解碼成功單元數(shù)乘上另一個權(quán)重(以下也稱為第二權(quán)重)得到另一個參數(shù)(以下也稱為第二參數(shù))；存儲器管理電路702可以將第一參數(shù)與第二參數(shù)相加以決定此第一數(shù)值。以圖10的范例實施例為例，第一權(quán)重可以是n/(n+m)，并且第二權(quán)重可以是m/(n+m)。然而，第一權(quán)重與第二權(quán)重也可以各別根據(jù)實務上的需求來設(shè)定，本發(fā)明不加以限制。此外，在另一范例實施例中，存儲器管理電路702也可以將第一解碼成功單元數(shù)輸入至一查找表并且將此查找表的輸出作為第一數(shù)值。在判定對于第一編碼單元解碼失敗之后，存儲器管理電路702會指示可復寫式非易失性存儲器模塊406調(diào)整讀取電壓。例如，將用以讀取第一區(qū)域的讀取電壓從第一讀取電壓準位調(diào)整到另一讀取電壓準位(以下也稱為第二讀取電壓準位)。存儲器管理電路702會發(fā)送另一讀取指令序列(以下也稱為第二讀取指令序列)至可復寫式非易失性存儲器模塊406。第二讀取指令序列用以指示根據(jù)第二讀取電壓準位來讀取上述第一區(qū)域。在接收到第二讀取指令序列之后，可復寫式非易失性存儲器模塊406會根據(jù)第二讀取電壓準位來再次讀取此第一區(qū)域中的存儲單元以獲得另一編碼單元(以下也稱為第二編碼單元)。第二編碼單元同樣是屬于區(qū)塊碼。由于用來讀取數(shù)據(jù)的讀取電壓準位改變，故第二編碼單元中部份的比特可能會與第一編碼單元中位于相同位置的比特不同。例如，第二編碼單元中的比特b11可能會與第一編碼單元中的比特b11不同。錯誤檢查與校正電路708會對第二編碼單元執(zhí)行另一解碼程序(以下也稱為第二解碼程序)并且記錄對應的解碼信息(以下也稱為第二解碼信息)。關(guān)于如何執(zhí)行對于編碼單元的解碼程序已詳述于上，故在此便不贅述。值得一提的是，即使第二編碼單元解碼失敗，但其中仍然可能存在成功解碼的行、列或者比特。存儲器管理電路702會將這些成功解碼的信息記錄下來作為第二解碼信息。例如，此第二解碼信息可以包括一個數(shù)值(以下也稱為第二數(shù)值)。第二數(shù)值與第二編碼單元的解碼結(jié)果(以下也稱為第二解碼結(jié)果)有關(guān)。例如，第二數(shù)值是根據(jù)第二解碼結(jié)果來決定。例如，第二數(shù)值是正相關(guān)于第二解碼程序的解碼成功單元數(shù)(以下也稱為第二解碼成功單元數(shù))。在本范例實施例中，第二解碼成功單元數(shù)是指第二編碼單元中被成功解碼的單元之數(shù)目。例如，存儲器管理電路702可以直接將第二編碼單元中被成功解碼的行的數(shù)目(以下也稱為第二行解碼成功單元數(shù))、第二編碼單元中被成功解碼的列的數(shù)目(以下也稱為第二列解碼成功單元數(shù))、或者第二編碼單元中被成功解碼的比特的數(shù)目作為此第二數(shù)值。或者，存儲器管理電路702也可以根據(jù)第二行解碼成功單元數(shù)與第二列解碼成功單元數(shù)來執(zhí)行一邏輯運算以決定此第二數(shù)值。此外，存儲器管理電路702也可以將第二解碼成功單元數(shù)輸入至一查找表并且將此查找表的輸出作為第二數(shù)值。關(guān)于如何決定第二數(shù)值可參考上述關(guān)于第一數(shù)值的說明，故在此便不贅述。在獲得第一解碼信息與第二解碼信息之后，存儲器管理電路702會根據(jù)此第一解碼信息與此第二解碼信息來估測另一讀取電壓準位(以下也稱為第三讀取電壓準位)。在本范例實施例中，第三讀取電壓準位可以視為是對于第一區(qū)域所估測出來的一個最佳讀取電壓準位。例如，此最佳讀取電壓準位可以是指根據(jù)過去的歷史記錄所評估出來，可以用來讀取出解碼成功率最高的編碼單元的讀取電壓準位。例如，存儲器管理電路702可以比較第一數(shù)值與第二數(shù)值并且根據(jù)比較結(jié)果來決定第三讀取電壓準位。例如，若第一數(shù)值大于第二數(shù)值，存儲器管理電路702可以根據(jù)第一讀取電壓準位來決定第三讀取電壓準位。例如，在本范例實施例中，若第一數(shù)值大于第二數(shù)值，存儲器管理電路702可以直接將第一讀取電壓準位設(shè)定為第三讀取電壓準位。或者，在另一范例實施例中，若第一數(shù)值大于第二數(shù)值，存儲器管理電路702也可以根據(jù)第一讀取電壓準位來執(zhí)行一邏輯運算而決定第三讀取電壓準位，本發(fā)明不加以限制。此外，若第一數(shù)值小于第二數(shù)值，存儲器管理電路702可以根據(jù)第二讀取電壓準位來決定第三讀取電壓準位。例如，在本范例實施例中，若第一數(shù)值小于第二數(shù)值，存儲器管理電路702可以直接將第二讀取電壓準 位設(shè)定為第三讀取電壓準位?；蛘撸诹硪环独龑嵤├?，若第一數(shù)值小于第二數(shù)值，存儲器管理電路702也可以根據(jù)第二讀取電壓準位來執(zhí)行一邏輯運算而決定第三讀取電壓準位，本發(fā)明不加以限制。值得一提的是，雖然上述范例實施例是以兩次連續(xù)的讀取操作與解碼操作來作為范例進行說明，然而，在另一范例實施例中，上述范例實施例中提及的兩次讀取操作與解碼操作也可以是不連續(xù)的。更多的讀取操作與解碼操作可以被用來針對同一個區(qū)域所存儲的數(shù)據(jù)進行處理。例如，在圖9的一范例實施例中，多個可以被使用的讀取電壓準位Vread-0～Vread-3可能會被記錄在一個查找表中。根據(jù)此查找表，讀取電壓準位Vread-0可以先被用來讀取上述第一區(qū)域的數(shù)據(jù)。爾后，若對于讀取出來的編碼單元解碼失敗，則根據(jù)此查找表，讀取電壓準位Vread-1可以被接續(xù)用來讀取上述第一區(qū)域的數(shù)據(jù)。爾后，若對于讀取出來的編碼單元還是解碼失敗，則讀取電壓準位Vread-2可以被接續(xù)用來讀取上述第一區(qū)域的數(shù)據(jù)并且對應的解碼操作會被執(zhí)行。爾后，若對于讀取出來的編碼單元還是解碼失敗，則讀取電壓準位Vread-3可以接續(xù)被用來讀取上述第一區(qū)域的數(shù)據(jù)并且對應的解碼操作會被執(zhí)行。上述范例實施例中提及的第一讀取電壓準位可以是圖9中示出的讀取電壓準位Vread-0～Vread-2中的任一者，而上述范例實施例中提及的第二讀取電壓準位則可以是在第一讀取電壓準位之后施予的任一讀取電壓準位。例如，若第一讀取電壓準位是讀取電壓準位Vread-0，則第二讀取電壓準位可以是讀取電壓準位Vread-1～Vread-3中的任一者，以此類推。此外，讀取電壓準位Vread-0～Vread-3被使用的順序也可以被調(diào)整，本發(fā)明不加以限制。例如，在另一范例實施例中，讀取電壓準位Vread-0～Vread-3也可以是依照電壓值由小至大依序被使用。在一范例實施例中，對于可復寫式非易失性存儲器模塊406中的同一個區(qū)域，若查照表中所記載的讀取電壓準位都被使用過并且所讀取出來的編碼單元都無法被成功解碼，則上述根據(jù)多個使用過的讀取電壓準位來決定第三讀取電壓準位的操作才會被執(zhí)行。然而，在另一范例實施例中，也可以設(shè)定為，在嘗試使用過某些讀取電壓準位或改變讀取電壓準位的次數(shù)超過一預設(shè)次數(shù)后即可執(zhí)行上述根據(jù)多個使用過的讀取電壓準位來決定第三讀取電壓準位的操作，本發(fā)明不加以限制。此外，雖然上述范例實施例皆是迭代解碼程序作為第一解碼程序與第二解碼程序的范例，然而，在另一范例實施例中， 第一解碼程序及/或第二解碼程序也可以是屬于非迭代解碼程序，本發(fā)明不加以限制。在一范例實施例中，在使用某一個讀取電壓準位來讀取編碼單元并且執(zhí)行對應的解碼程序的過程中，部分成功被解碼的位置上的比特值可以被視為是正確的并且被記錄下來。例如，若某一個行或列被解碼成功，則這個行或列中各個位置的比特值可以被記錄下來。在下一次的解碼程序中，被記錄下來的比特值即可以作為額外的解碼信息。例如，在一范例實施例中，假設(shè)對于某一個編碼單元的解碼是失敗的但解碼結(jié)果表示編碼單元中的比特b11是正確的，則比特b11的比特值會被記錄下來。在調(diào)整讀取電壓準位來讀取同一筆數(shù)據(jù)并且對讀取出的數(shù)據(jù)執(zhí)行的下一次解碼中，所讀取出的編碼單元中的比特b11會被直接更正為先前被記錄的比特值。或者，在下一次的解碼程序中，被記錄的比特值可以被跳過，從而減少每一次獲得的編碼單元中需要被檢查的比特的數(shù)目。藉此，在根據(jù)不同的讀取電壓準位執(zhí)行對應的解碼程序的過程中，編碼單元中部分的比特可逐漸地被更正，從而增加解碼成功率。此外，本發(fā)明并不限制可以傳遞下去的額外的解碼信息之種類，任何可以傳遞給下一次的解碼程序使用的解碼信息都可以被記錄下來并且在下一次的解碼程序中被采用。在決定第三讀取電壓準位之后，存儲器管理電路702可以根據(jù)此第三讀取電壓準位來執(zhí)行與可復寫式非易失性存儲器模塊406有關(guān)的至少一預設(shè)操作。此預設(shè)操作可以是用來優(yōu)化可復寫式非易失性存儲器模塊406對于數(shù)據(jù)的存儲、讀取或者對于實體單元的管理。在一范例實施例中，錯誤檢查與校正電路708可以執(zhí)行硬比特模式解碼與軟比特模式解碼。以SLC型快閃存儲器為例，在硬比特模式解碼中，一個讀取電壓準位會被施予至一個存儲單元。根據(jù)此存儲單元是否反應于此讀取電壓準位而被導通，可復寫式非易失性存儲器模塊406會回傳一個比特(也稱為驗證比特)。爾后，錯誤檢查與校正電路708會根據(jù)此驗證比特來進行解碼。在硬比特模式解碼中，所獲得的驗證比特也稱為硬比特。同樣以SLC型快閃存儲器為例，在軟比特模式解碼中，多個讀取電壓準位會被施予至一個存儲單元。根據(jù)此存儲單元反應于此些讀取電壓準位的導通狀態(tài)，可復寫式非易失性存儲器模塊406會回傳多個驗證比特。爾后，錯誤檢查與校正電路708 會根據(jù)此些驗證比特來進行解碼。在軟比特模式解碼中，所獲得的驗證比特也稱為軟比特。在硬比特模式解碼的迭代解碼程序中，一個存儲單元的解碼初始值是根據(jù)對應于此存儲單元的一個驗證比特而可被分為兩個數(shù)值。例如，若驗證比特是“1”，則對應的存儲單元的解碼初始值可以設(shè)為“-n”；若驗證比特是“0”，則對應的存儲單元的解碼初始值可以設(shè)為“-n”。硬比特模式解碼的迭代解碼程序是基于此兩種數(shù)值來執(zhí)行。然而，在軟比特模式解碼的迭代解碼程序中，一個存儲單元的解碼初始值則是根據(jù)對應于此存儲單元的多個驗證比特來決定。在一范例實施例中，在上述查找表中的多個讀取電壓準位都被使用完畢之前，錯誤檢查與校正電路708所執(zhí)行的解碼都是屬于硬比特模式解碼。若上述查找表中的多個讀取電壓準位都被使用完畢且仍然無法對從同一個區(qū)域讀取出來的數(shù)據(jù)成功解碼，則錯誤檢查與校正電路708可能會切換到使用軟比特模式解碼。在軟比特模式解碼中，存儲器管理電路702會指示根據(jù)第三讀取電壓準位來讀取上述第一區(qū)域以獲得一解碼單元(以下也稱為第三解碼單元)。此外，存儲器管理電路702還會指示根據(jù)此第三讀取電壓準位來決定電壓值位于此第三讀取電壓準位的電壓值附近的多個讀取電壓準位(以下也稱為第四讀取電壓準位)并且根據(jù)此些第四讀取電壓準位來讀取此第一區(qū)域，以獲得多個軟比特。此些第四讀取電壓準位可以包含或不包含第三讀取電壓準位。每一個軟比特可以提供第三解碼單元中的一個比特的額外解碼信息。錯誤檢查與校正電路708可以對第三解碼單元執(zhí)行對應的解碼程序(也稱為第三解碼程序)。圖11是根據(jù)本發(fā)明的一范例實施例所示出的讀取多個軟比特的示意圖。請參照圖11，假設(shè)所決定的第四讀取電壓準位包括讀取電壓準位V1～V5，則在軟比特模式解碼中，讀取電壓準位V1～V5會被用來讀取上述第一區(qū)域中屬于分布1110與1120的存儲單元。反應于讀取電壓準位V1～V5，多個軟比特b1～b5會被獲得。例如，若某一個存儲單元的臨界電壓位于電壓區(qū)間1101，則所讀取到的軟比特b1～b5會是“11111”；若某一個存儲單元的臨界電壓位于電壓區(qū)間1102，則所讀取到的軟比特b1～b5會是“01111”；若某一個存儲單元的臨界電壓位于電壓區(qū)間1103，則所讀取到的軟比特b1～b5會是“00111”；若某一個存儲單元的臨界電壓位于電壓區(qū)間1104，則所讀取到的軟比特b1～b5 會是“00011”；若某一個存儲單元的臨界電壓位于電壓區(qū)間1105，則所讀取到的軟比特b1～b5會是“00001”；若某一個存儲單元的臨界電壓位于電壓區(qū)間1106，則所讀取到的軟比特b1～b5會是“00000”。在軟比特模式解碼中，所讀取到的軟比特b1～b5會被用來對第三解碼單元進行對應的迭代解碼。例如，對應于每一個電壓區(qū)間，存儲單元屬于分布1110的機率與屬于分布1120的機率可以事先被計算出來。根據(jù)這兩個機率可以計算出對數(shù)可能性比值(LogLikelihoodRatio,簡稱LLR)。此對數(shù)可能性比值可用來決定解碼初始值的絕對值的大小。例如，各個電壓區(qū)間所對應的解碼初始值可以事先被計算出來并且存儲在一個查找表中。所獲得的軟比特b1～b5可以被輸入此查找表中，并且對應的解碼初始值可被獲得。爾后，錯誤檢查與校正電路708可根據(jù)所獲得的解碼初始值來執(zhí)行后續(xù)的解碼。換言之，相對于硬比特模式解碼，軟比特模式解碼所使用的解碼信息(例如，驗證比特)較多?；谒褂玫慕獯a信息增多，軟比特模式解碼的解碼成功率通常會高于硬比特模式解碼的解碼成功率。因此，軟比特模式解碼有可能在硬比特模式解碼失敗的情況下成功地完成解碼。在一范例實施例中，存儲器管理電路702可以根據(jù)第三讀取電壓準位來決定上述第一區(qū)域中的多個存儲單元的損耗程度或此些存儲單元的電壓分布狀態(tài)。例如，在圖9的范例實施例中，對于屬于分布911與912的存儲單元來說，利用讀取電壓準位Vread-0來讀取此些存儲單元將可以讀取到錯誤率較低的數(shù)據(jù)；而在發(fā)生性能衰退之后，對于屬于分布911與912的存儲單元來說，利用讀取電壓準位Vread-3來讀取此些存儲單元則可以讀取到錯誤率較低的數(shù)據(jù)。因此，根據(jù)所決定的第三讀取電壓準位，存儲器管理電路702可以也可以通過查表等方式來獲得此些存儲單元當前的損耗程度或此些存儲單元當前的電壓分布狀態(tài)。例如，圖9中的讀取電壓準位Vread-0～Vread-3可以分別對應至一個損耗程度或電壓分布狀態(tài)。值得一提的是，在一范例實施例中，所述損耗程度與存儲單元的使用狀況或當前操作環(huán)境有關(guān)。例如，若存儲單元的讀取次數(shù)、存儲單元的寫入次數(shù)、存儲單元的抹除次數(shù)增加，則存儲單元的損耗程度可能會同步增加。例如，若數(shù)據(jù)存放在存儲單元中的時間區(qū)間增加，則存儲單元的損耗程度可能會同步增加。例如，若當前可復寫式非易失性存儲器模塊406的操作環(huán)境的溫度或濕度太高，則存儲單元的損耗程度也 可能會同步增加。此外，所述損耗程度也可能會與存儲在存儲單元中的數(shù)據(jù)的正確性/錯誤率有關(guān)。例如，存儲單元的損耗程度越高，則存儲在存儲單元中的數(shù)據(jù)的正確性越低或者存儲在存儲單元中的數(shù)據(jù)的錯誤率越高。在一范例實施例中，存儲器管理電路702可以根據(jù)第三讀取電壓準位來決定對應于上述第一區(qū)域的一預設(shè)程序化電壓。例如，若可復寫式非易失性存儲器模塊406是使用一增量階躍脈沖抹除(IncrementalStepPulseProgram，簡稱ISPP)模型來程序化存儲單元，則存儲器管理電路702可以根據(jù)第三讀取電壓準位來指示可復寫式非易失性存儲器模塊406調(diào)整此增量階躍脈沖模型中的一初始程序化電壓。此初始程序化電壓是此增量階躍脈沖模型中最先被施予至上述第一區(qū)域中的存儲單元的程序化電壓。此外，任何與調(diào)整此初始程序化電壓有關(guān)及/或可以達到類似效果的程序化參數(shù)或抹除參數(shù)也可以被調(diào)整。值得一提的是，本發(fā)明并不將可以根據(jù)第三讀取電壓準位來執(zhí)行的預設(shè)操作限定于上述。例如，在另一范例實施例中，任何可以根據(jù)存儲單元的性能衰退、損耗程度、或電壓分布狀態(tài)而對應調(diào)整的參數(shù)或存儲器設(shè)定都可以反應于第三讀取電壓準位而被適當?shù)卣{(diào)整，從而改善對于可復寫式非易失性存儲器模塊406的管理能力。例如，在一范例實施例中，根據(jù)第三讀取電壓準位，上述第一區(qū)域所屬的實體單元也可以被標記為損壞等等。此外，在一范例實施例中，根據(jù)第三讀取電壓準位，可復寫式非易失性存儲器模塊406的使用壽命等任何有利于可復寫式非易失性存儲器模塊406的管理的信息也可以被獲得。需說明的是，雖然上述范例實施例皆是以一個存儲單元存儲一個比特作為范例進行說明，然而，在另一范例實施例中，上述讀取編碼單元的操作、上述解碼編碼單元的操作以及估測讀取電壓準位的操作也可以適用于一個存儲單元可以存儲多個比特的使用情境。例如，所估測出的讀取電壓準位也可能是用以讀取操作在MLC模式或TLC模式下的存儲單元所存儲的數(shù)據(jù)。圖12是根據(jù)本發(fā)明的一范例實施例所示出的讀取電壓準位估測方法的流程圖。請參照圖12，在步驟S1201中，根據(jù)第一讀取電壓準位，所述可復寫式非易失性存儲器模塊中的第一區(qū)域會被讀取以獲得第一編碼單元，其中所述 第一編碼單元屬于區(qū)塊碼。在步驟S1202中，對于所述第一編碼單元的第一解碼程序會被執(zhí)行并且第一解碼信息會被記錄。在步驟S1203中，根據(jù)第二讀取電壓準位，所述第一區(qū)域會被讀取以獲得第二編碼單元，其中所述第二編碼單元屬于所述區(qū)塊碼。在步驟S1204中，對于所述第二編碼單元的第二解碼程序會被執(zhí)行并且第二解碼信息會被記錄。在步驟S1205中，根據(jù)所述第一解碼信息與所述第二解碼信息，第三讀取電壓準位會被估測并被獲得。在步驟S1206中，根據(jù)所述第三讀取電壓準位，與所述可復寫式非易失性存儲器模塊有關(guān)的至少一預設(shè)操作可被執(zhí)行。然而，圖12中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12中各步驟可以實作為多個程序碼或是電路，本發(fā)明不加以限制。此外，圖12的方法可以搭配以上范例實施例使用，也可以單獨使用，本發(fā)明不加以限制。綜上所述，在利用不同的讀取電壓準位來讀取存儲器并且嘗試對所獲得的數(shù)據(jù)進行解碼之后，對應于不同編碼單元的解碼信息會被記錄下來。爾后，此些解碼信息即可用來作為估測一個適當?shù)淖x取電壓準位的依據(jù)，并且至少一個預設(shè)操作可以對應地被執(zhí)行。藉此，對于使用區(qū)塊碼的可復寫式非易失性存儲器模塊的管理能力可被提升。最后應說明的是：以上各實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應當理解：其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的范圍。當前第1頁1 2 3 當前第1頁1 2 3