本發(fā)明涉及例如將多值的數(shù)據(jù)以單一存儲單元存儲的動態(tài)隨機存取存儲器(以下稱為DRAM)等的半導(dǎo)體存儲裝置。

背景技術(shù)：

圖1為如專利文獻1所公開的依據(jù)已知示例1的DRAM構(gòu)成示意框圖。在圖1中，在位線BL與字線WL的交點附近連接有存儲單元MC，此存儲單元MC由選擇MOS晶體管Q與數(shù)據(jù)保持用電容器C所組成。自存儲單元MC讀取數(shù)據(jù)時，將字線WL切換至高電平并且將位線BL預(yù)充電后，電容器C的電壓通過位線BL的寄生電容，藉由鎖存型感測放大器101進行感測而將讀取數(shù)據(jù)讀出。另外，寫入數(shù)據(jù)通過位線BL而寫入電容器C。在此，為了保持電容器C的數(shù)據(jù)，對應(yīng)刷新信號將相對于電容器C的預(yù)定值寫入并保持。

圖2為如專利文獻2所公開的依據(jù)已知示例2的多值DRAM構(gòu)成示意框圖。圖2中，例如為了將蓄電電容器131充電而使用5個不同的電壓電平。在此，5個電壓電平差各自為0.5V。據(jù)此，獲得自0V至2V的范圍于1個DRAM單元中存儲5個不同邏輯值的能力。

多路復(fù)用器電路130以5個電壓電平的其中1個電壓電平，對蓄電電容器131進行充電。所述電路更具備有提供為了對蓄電電容器131進行充電的電流的恒定電流源125、具備有晶體管的放大器132、以及為了啟動讀取動作的開關(guān)133。模擬數(shù)字轉(zhuǎn)換器(以下稱為AD轉(zhuǎn)換器)134將顯示5個不同的邏輯值的蓄電電容器131的電壓電平Vc在“0”與“4”之間的數(shù)字值進行轉(zhuǎn)換。多路復(fù)用器電路130在寫入或刷新動作時，為了啟動5個電壓電平的任一個而具備5個開關(guān)SW1～SW5。在圖2的例子中，1.0V的電壓電平施加于蓄電電容器131而進行充電。

[現(xiàn)有技術(shù)文獻]

[專利文獻]

[專利文獻1]日本專利特開平9-008251號公報

[專利文獻2]美國專利申請公開第2005/0018501號說明書

技術(shù)實現(xiàn)要素：

[本發(fā)明要解決的技術(shù)問題]

已知示例2雖然已公開多值DRAM，但仍然有形成面積較大的問題點。

本發(fā)明目的為解決以上的問題點，而提供相較于現(xiàn)有技術(shù)，能夠相對于相同存儲容量而以小面積形成的多值DRAM等的半導(dǎo)體存儲裝置。

[解決本發(fā)明技術(shù)問題的手段]

有關(guān)于本發(fā)明的半導(dǎo)體存儲裝置，其是具有多個存儲單元的多值DRAM。多個存儲單元各自包括：選擇晶體管，連接至多條字線中的1條字線；以及第1蓄電電容器，存儲各個多值，且經(jīng)由所述選擇晶體管連接至多條位線中的1條位線。所述半導(dǎo)體存儲裝置包括：

多個采樣保持電路，各自包含第2蓄電電容器，且對應(yīng)所述多條位線而各自設(shè)置；

多個單斜率型AD轉(zhuǎn)換器，對應(yīng)所述多條位線而各自設(shè)置在各個所述采樣保持電路的后段，經(jīng)由各個所述采樣保持電路從各個所述存儲單元將數(shù)據(jù)各自讀取出來，并轉(zhuǎn)換成數(shù)字值；以及

控制裝置，為了使各個所述存儲單元刷新，將對應(yīng)所述轉(zhuǎn)換成數(shù)字值的電壓施加于各個所述存儲單元而進行寫入，且將對應(yīng)于預(yù)定寫入數(shù)據(jù)的所述數(shù)字值的電壓施加在各個所述存儲單元而進行寫入。

在所述的半導(dǎo)體存儲裝置中，還包括位轉(zhuǎn)換器。位轉(zhuǎn)換器將轉(zhuǎn)換的所述數(shù)字值轉(zhuǎn)換成二位數(shù)據(jù)且作為讀取數(shù)據(jù)而輸出，并將所述寫入數(shù)據(jù)轉(zhuǎn)換成多值的數(shù)字值而輸出至所述控制裝置位轉(zhuǎn)換器。

另外，在所述的半導(dǎo)體存儲裝置中，所述控制裝置包括電壓產(chǎn)生裝置。電壓產(chǎn)生裝置產(chǎn)生對應(yīng)于所述數(shù)字值的數(shù)目的彼此不同的多個電壓。

更進一步，所述第1蓄電電容器與所述第2蓄電電容器在同一制造過程中形成。

基于上述，依據(jù)本發(fā)明有關(guān)的半導(dǎo)體存儲裝置，可提供相較于現(xiàn)有技術(shù)相對于相同存儲容量，能以小面積形成的多值DRAM等的半導(dǎo)體存儲裝置。

附圖說明

圖1為示出依據(jù)已知示例1的DRAM構(gòu)成框圖。

圖2為示出依據(jù)已知示例2的多值DRAM構(gòu)成框圖。

圖3為示出依據(jù)本發(fā)明的一實施方式的多值DRAM構(gòu)成框圖。

圖4為示出圖3的存儲陣列10的構(gòu)成電路圖。

圖5為示出圖3的AD轉(zhuǎn)換器及輸入和輸出柵極電路11的詳細構(gòu)成電路圖。

圖6為示出依據(jù)圖3的DRAM數(shù)據(jù)保持期間及讀取期間的動作時間圖。

圖7A為示出圖5的2位AD轉(zhuǎn)換器32的構(gòu)成框圖。

圖7B為示出圖7A的2位AD轉(zhuǎn)換器32的動作的電壓波形及二進制計數(shù)值的時間圖。

圖8為示出圖3的位轉(zhuǎn)換器13的位轉(zhuǎn)換的動作說明圖。

圖9為示出圖3的DRAM整體的動作時間圖。

具體實施方式

以下，關(guān)于本發(fā)明的實施方式請參照圖示并進行說明。另外，以下的各實施方式中，關(guān)于同樣的構(gòu)成要件標(biāo)注相同的標(biāo)號。

圖3為示出依據(jù)本發(fā)明的一實施方式的多值DRAM構(gòu)成框圖。在此，作為多值DRAM，以下說明了4位DRAM的例子，但本發(fā)明不以此為限，可適用于將3位以上的多個數(shù)字值(多值)存儲于各存儲單元MC的多值DRAM等的半導(dǎo)體存儲裝置。

圖3中，依據(jù)本實施方式的多值DRAM具有存儲陣列10、AD轉(zhuǎn)換器及輸入和輸出柵極電路(以下稱為ADC及I/O柵極電路)11、恒定電壓產(chǎn)生電路12、位轉(zhuǎn)換器13、數(shù)據(jù)輸入緩沖器14、數(shù)據(jù)輸出緩沖器15、附有反相輸入端子的與門16、附有反相輸入端子的與門17、列地址選通(CAS)時鐘產(chǎn)生器18、行地址選通(RAS)時鐘產(chǎn)生器19、刷新控制器20、刷新計數(shù)器21、行地址緩沖器22、列地址緩沖器23、行譯碼器24、列譯碼器25、地址輸入端子61以及數(shù)據(jù)輸入和輸出端子62而構(gòu)成。

圖4為示出圖3的存儲陣列10的構(gòu)成電路圖。圖4中，存儲陣列10為具備多數(shù)N條的字線WLn(n＝1,2,…,N)及多數(shù)M條的位線BLm(m＝1,2,…, M)。各字線WLn及各位線BLm以格子狀配置，在各字線與各位線交叉處附近，設(shè)置有多個存儲單元MC，所述多個存儲單元各自具備有連接至多條字線中的1條字線的具有柵極的選擇晶體管Q，以及經(jīng)由所述選擇晶體管Q的源極及漏極各自連接至多條位線中的1條位線BLm且存儲各個多值的蓄電電容器C。

圖3中，數(shù)據(jù)輸入緩沖器14自數(shù)據(jù)輸入和輸出端子62接收輸入的數(shù)字數(shù)據(jù)IO0～IOp，并且在暫時存儲后，輸出至位轉(zhuǎn)換器13。數(shù)據(jù)輸出緩沖器15將自位轉(zhuǎn)換器13轉(zhuǎn)換后的讀取數(shù)字數(shù)據(jù)IO0～IOp暫時存儲，并且輸出至數(shù)據(jù)輸入和輸出端子62。輸出啟動信號/OE輸入至附有反相輸入端子的與門17的第1反相輸入端子。寫入啟動信號/WE輸入至附有反相輸入端子的與門16的第1輸入端子。列地址選通信號/CAS輸入至附有反相輸入端子的與門16的第2輸入端子以及CAS時鐘產(chǎn)生器18。來自與門16的輸出信號輸入至附有反相輸入端子的與門17的第2輸入端子以及數(shù)據(jù)輸入緩沖器14。另外，來自與門17的輸出信號輸入至數(shù)據(jù)輸出緩沖器15。

CAS時鐘產(chǎn)生器18依據(jù)列地址選通信號/CAS產(chǎn)生CAS時鐘，并輸出至數(shù)據(jù)輸出緩沖器15、列地址緩沖器23以及刷新控制器20。RAS時鐘產(chǎn)生器19依據(jù)行地址選通信號/RAS產(chǎn)生RAS時鐘，并輸出至CAS時鐘產(chǎn)生器18、ADC及I/O柵極電路11以及行譯碼器24。刷新控制器20依據(jù)CAS時鐘產(chǎn)生刷新信號，并輸出至刷新計數(shù)器21。刷新計數(shù)器21依據(jù)刷新信號將刷新計數(shù)值增大后，將計數(shù)值輸出至行地址緩沖器22。

輸入的地址A0～Aq輸入至行地址緩沖器22以及列地址緩沖器23。行地址緩沖器22將輸入的地址A0～Aq中的預(yù)定位的行地址暫時存儲后，輸出至行譯碼器24。行譯碼器24依據(jù)輸入的行地址，產(chǎn)生用于選擇1條字線WLn的字線選擇信號并輸出。另外，列地址緩沖器23將輸入的地址A0～Aq中的預(yù)定位的列地址暫時存儲后，輸出至列譯碼器25。列譯碼器25依據(jù)輸入的列地址，產(chǎn)生用于選擇1條位線BLm的位線選擇信號并輸出。

圖3中，ADC以及I/O柵極電路11連接存儲陣列10的位線BL1～BLM、RAS時鐘產(chǎn)生器19、列譯碼器25、位轉(zhuǎn)換器13以及恒定電壓產(chǎn)生電路12，依據(jù)來自RAS時鐘產(chǎn)生器19的RAS時鐘，使用來自恒定電壓產(chǎn)生電路12的恒定電壓，相對于對應(yīng)來自列譯碼器25的列地址的位線BLm的各個存儲單元MC進行數(shù)據(jù)的讀取、刷新以及寫入。在此，恒定電壓產(chǎn)生電路12產(chǎn) 生電壓Vdd、(3/4)Vdd、(1/2)Vdd、(1/4)Vdd 4個固定電壓。另外，選擇晶體管Q例如是原生晶體管或者是通道晶體管(pass transistor)，在蓄電電容C的連接時變成導(dǎo)通。

圖5為示出圖3的AD轉(zhuǎn)換器及輸入和輸出柵極電路11的詳細構(gòu)成電路圖。圖5中，對應(yīng)1條位線BLm并各自設(shè)置有選擇晶體管Q、采樣保持電路31、2位AD轉(zhuǎn)換器32等。

圖5中，字線WLn連接至選擇晶體管Q的柵極，數(shù)據(jù)存儲用蓄電電容器C的一端經(jīng)由選擇晶體管Q的漏極·源極連接至位線BLm，另外，另一端連接至例如電壓Vdd/2的電壓源。位線BLm藉由與位線BLm的連接時變成導(dǎo)通的位線選擇晶體管Q10連接至采樣保持電路31。采樣保持電路31以具備采樣保持用蓄電電容器Csh及緩沖放大用運算放大器A1構(gòu)成，將自位線BLm讀取的位線電壓Vb采樣保持后，輸出至2位AD轉(zhuǎn)換器32。2位AD轉(zhuǎn)換器32將輸入的位線電壓轉(zhuǎn)換成2位數(shù)字值的數(shù)據(jù)，并且輸出至位轉(zhuǎn)換器13及存儲控制器30。存儲控制器30依據(jù)所述轉(zhuǎn)換的數(shù)字值或者來自位轉(zhuǎn)換器13的寫入數(shù)據(jù)的數(shù)字值，藉由將4個選擇晶體管Q11～Q14其中1個對應(yīng)的晶體管導(dǎo)通，將對應(yīng)的外加電壓施加于蓄電電容器C，并進行寫入或者刷新。在此，例如對應(yīng)數(shù)字值“11”并將電壓Vdd寫入、對應(yīng)數(shù)字值“10”并將電壓(3/4)Vdd寫入、對應(yīng)數(shù)位值“01”并將電壓(1/2)Vdd寫入、對應(yīng)數(shù)位值“00”并將電壓(1/4)Vdd寫入。

圖5中，存儲單元MC以具備蓄電電容器C和選擇晶體管Q構(gòu)成，但本發(fā)明不以此為限，若為包含蓄電電容器C的構(gòu)成即不能以此為限。

圖6為示出依據(jù)圖3的DRAM數(shù)據(jù)保持期間及讀取期間的動作時間圖。圖6中，示出對應(yīng)各數(shù)字值的電壓在數(shù)據(jù)保持期間維持著并且隨時間經(jīng)過些微下降，此后，字線電壓自低電平變成高電平時，在讀取期間，由于位線容量的關(guān)系，對應(yīng)各數(shù)字值的電壓雖然彼此不同，但縮小了各鄰接的電壓差。

圖5及圖6中，1個存儲單元MC里為了寫入2位的數(shù)字數(shù)據(jù)而使用了4個電壓Vdd、(3/4)Vdd、(1/2)Vdd、(1/4)Vdd，但本發(fā)明不以此為限，也可以為使用彼此不同的4個電壓寫入那樣的構(gòu)成。另外，如上所述，也可以為1個存儲單元MC里寫入3位以上的數(shù)字數(shù)據(jù)那樣的構(gòu)成。

圖7A為示出圖5的2位AD轉(zhuǎn)換器32的構(gòu)成框圖。另外，圖7B為示出圖7A的2位AD轉(zhuǎn)換器32的動作的電壓波形及二進制計數(shù)值的時間圖。

圖7A中，圖5的2位AD轉(zhuǎn)換器32以具備各位線每個的列AD轉(zhuǎn)換器40以及相對于1個存儲陣列10設(shè)置的ADC控制器50構(gòu)成。圖7A中，ADC控制器50以具備二進制計數(shù)器51以及斜波電壓產(chǎn)生器52構(gòu)成。另外，列AD轉(zhuǎn)換器40以具備比較器41及鎖存器42構(gòu)成。斜波電壓產(chǎn)生器52依據(jù)來自RAS時鐘產(chǎn)生器19的定時控制信號、依據(jù)來自二進制計數(shù)器51的計數(shù)值，產(chǎn)生如圖7B所示具有預(yù)定的傾斜度的單斜率的斜波電壓Vramp，并且輸出至比較器41的反相輸入端子。在采樣保持電路31中，采樣保持的位線電壓Vb輸入至比較器41的非反相輸入端子，且當(dāng)比較器41的Vramp≥Vb時(圖7B的時刻t11)，將高電平信號輸出至鎖存器42。鎖存器42對此響應(yīng)后，此時的計數(shù)值B2、B1作為讀取數(shù)據(jù)輸出至存儲控制器30并進行刷新。

圖8為示出圖3的位轉(zhuǎn)換器13的位轉(zhuǎn)換的動作說明圖。如圖8所示，例如在寫入時，將二值8位轉(zhuǎn)換至四值4位，并且將各位的數(shù)字值各自地寫入各存儲單元MC，另外，在讀取時，將四值4位轉(zhuǎn)換至二值8位并且讀取出來。

圖9為示出圖3的DRAM整體的動作時間圖。如圖9所示，于時刻t1行地址選通信號/RAS變成低電平時，確定行地址并且輸出后，列地址選通信號/CAS變成低電平時，確定列地址并將列地址輸出。接著，輸出啟動信號/OE將在低電平的最終階段讀取出的數(shù)據(jù)Dout輸出。

依據(jù)如上構(gòu)成的實施方式，還具有對應(yīng)多條位線BL1～BLm，各自設(shè)置在各采樣保持電路31的后段，自各存儲單元MC藉由各采樣保持電路31將數(shù)據(jù)各自讀取出來并轉(zhuǎn)換成數(shù)字值的多個單斜率型AD轉(zhuǎn)換器32，以及將對應(yīng)轉(zhuǎn)換數(shù)字值的電壓為了將存儲單元進行刷新而施加并寫入，并且將對應(yīng)預(yù)定寫入數(shù)據(jù)的數(shù)據(jù)施加于各存儲單元的寫入存儲控制器30。在此，存儲控制器30包含產(chǎn)生對應(yīng)數(shù)字值的數(shù)值的不同的4個電壓的恒定電壓產(chǎn)生電路12。另外，還具有將轉(zhuǎn)換的數(shù)字值轉(zhuǎn)換成二位數(shù)據(jù)并作為讀取數(shù)據(jù)而輸出，并將寫入數(shù)據(jù)轉(zhuǎn)換為多值的數(shù)字值輸出至控制裝置的位轉(zhuǎn)換器13。

在以上的實施方式中，選擇晶體管Q10、采樣保持電路31以及包含2進制AD轉(zhuǎn)換器32的ADC以及I/O柵極電路11的各位線對應(yīng)部分在各位線線幅中形成，且特別地是，采樣保持電路31的采樣保持用蓄電電容器Csh在各位線的線幅中，相應(yīng)地與數(shù)據(jù)存儲用蓄電電容器C在同一CMOS制造 過程中形成，與使用感測放大器101的現(xiàn)有技術(shù)相較，可減少其占有面積，而且能藉由以多值存儲于存儲單元MC內(nèi)，相對于相同存儲容量可大幅減少所需的面積。

在以上的說明中，原生晶體管為其臨界值例如約為0V，可藉由不注入相對于通道臨界值調(diào)整用的摻雜而形成。另外，通道晶體管為依據(jù)柵極電壓在源極·漏極間可選擇地導(dǎo)通或關(guān)閉的可切換的開關(guān)晶體管。

[產(chǎn)業(yè)上的利用可能性]

如上所詳述，依據(jù)本發(fā)明有關(guān)的半導(dǎo)體存儲裝置，可提供與現(xiàn)有技術(shù)相較，相對于相同存儲容量能以小面積形成的多值DRAM等的半導(dǎo)體存儲裝置。

附圖標(biāo)記列表

10：存儲陣列

11：AD轉(zhuǎn)換器以及輸入和輸出柵極電路(ADC以及I/O柵極電路)

12：恒定電壓產(chǎn)生電路

13：位轉(zhuǎn)換器

14：數(shù)據(jù)輸入緩沖器

15：數(shù)據(jù)輸出緩沖器

16,17：與門

18：CAS時鐘產(chǎn)生器

19：RAS時鐘產(chǎn)生器

20：刷新控制器

21：刷新計數(shù)器

22：行地址緩沖器

23：列地址緩沖器

24：行譯碼器

25：列譯碼器

30：存儲控制器

31：采樣保持電路

32：2位AD轉(zhuǎn)換器

40：列AD轉(zhuǎn)換器

41：比較器

42：鎖存器

50：ADC控制器

51：二進制計數(shù)器

52：斜波電壓產(chǎn)生器

61：地址輸入端子

62：數(shù)據(jù)輸出端子

A1：運算放大器

BL、BL1～BLm：位線

C、Csh：蓄電電容器

MC：存儲單元

Q、Q10～Q14：MOS晶體管

WL、WL1～WLN：字線