本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種存儲器解碼系統(tǒng)控制方法及裝置。

背景技術(shù)：

非揮發(fā)性存儲器(non-volatile memory)是一種常用的半導(dǎo)體器件，根據(jù)材料、結(jié)構(gòu)的不同，非揮發(fā)性存儲器可分為很多種類。近些年來，隨著手機(jī)、電腦等便攜設(shè)備的普及，非揮發(fā)性存儲器也得到了大力發(fā)展。

現(xiàn)有技術(shù)中，在存儲器讀操作階段過程中，因?yàn)槲痪€之間達(dá)到預(yù)設(shè)距離時會產(chǎn)生耦合作用，被選擇的位線會被未被選擇的位線耦合而增大，而基準(zhǔn)輸出信號保持穩(wěn)定。

在這種情況下，可被選擇位線的信號與基準(zhǔn)輸出信號的大小比較結(jié)果可能會不正確，從而使得存儲器執(zhí)行讀操作錯誤，極大降低了產(chǎn)品的可靠性。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問題是消除了存儲器讀操作執(zhí)行錯誤的風(fēng)險，提高產(chǎn)品的可靠性。

為解決上述問題，本發(fā)明提供一種存儲器的解碼系統(tǒng)控制方法，所述解碼系統(tǒng)包括：解碼器、存儲單元、第一位線及第二位線，所述位線之間達(dá)到預(yù)設(shè)距離時會產(chǎn)生耦合作用，所述解碼器包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第四NMOS管，所述第四NMOS管的源極為所述解碼器的輸出端，其中：所述第一位線的第一端連接所述第一PMOS管的漏極，第二端連接所述存儲單元；所述第二位線的第一端連接所述第二PMOS管的漏極，第二端連接所述存儲單元；

所述控制方法包括：

施加第一控制信號至所述第一PMOS管的柵極，所述第一控制信號在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平，讀操作階段包括所述讀操作第一階段及讀操作第二階段，所述讀操作第二階段遲于所述 讀操作第一階段；

施加第二控制信號至所述第二PMOS管的柵極，所述第二控制信號在讀操作階段為邏輯低電平；

施加邏輯高電平至所述第一PMOS管的源極；

施加邏輯高電平至所述第二PMOS管的源極；

施加第四控制信號至所述第一NMOS管的柵極，所述第四控制信號在讀操作階段為邏輯低電平；

施加第五控制信號至所述第二NMOS管的柵極，所述第五控制信號在讀操作階段為邏輯高電平；

施加第七控制信號至所述第四NMOS管的柵極，所述第七控制信號在讀操作階段為邏輯高電平。

可選地，所述的存儲器的解碼系統(tǒng)控制方法，所述解碼系統(tǒng)還包括：第三位線，所述解碼器還包括：第三PMOS管、第三NMOS管，其中：

所述第三PMOS管的漏極連接所述第三NMOS管的漏極；

所述第三NMOS管的源極連接所述第一NMOS管的源極；

所述第三位線第一端連接所述第三PMOS管的漏極；

所述第三位線第二端連接所述存儲單元；

所述控制方法還包括：

施加第三控制信號至所述第三PMOS管的柵極，所述第三控制信號在讀操作第三階段為邏輯低電平，在讀操作第二階段為邏輯高電平，讀操作階段包括所述讀操作第一階段及讀操作第二階段，所述讀操作第二階段遲于所述讀操作第一階段；

施加邏輯高電平至所述第三PMOS管的源極；

施加第六控制信號至所述第三NMOS管的柵極。

本發(fā)明實(shí)施例還提供了一種存儲器的解碼系統(tǒng)控制裝置，所述控制裝置包括：第一控制單元、第二控制單元、第三控制單元、第四控制單元、第五 控制單元、第六控制單元、第七控制單元，其中：

所述第一控制單元，適于施加第一控制信號至所述第一PMOS管的柵極，所述第一控制信號在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平，讀操作階段包括所述讀操作第一階段及讀操作第二階段，所述讀操作第二階段遲于所述讀操作第一階段；

所述第二控制單元，適于施加第二控制信號至所述第二PMOS管的柵極，所述第二控制信號在讀操作階段為邏輯低電平；

所述第三控制單元，適于施加邏輯高電平至所述第一PMOS管的源極；

所述第四控制單元，適于施加邏輯高電平至所述第二PMOS管的源極；

所述第五控制單元，適于施加第四控制信號至所述第一NMOS管的柵極，所述第四控制信號在讀操作階段為邏輯低電平；

所述第六控制單元，適于施加第五控制信號至所述第二NMOS管的柵極，所述第五控制信號在讀操作階段為邏輯高電平；

所述第七控制單元，適于施加第七控制信號至所述第四NMOS管的柵極，所述第七控制信號在讀操作階段為邏輯高電平。

可選地，存儲器的解碼系統(tǒng)控制裝置還包括：第八控制單元及第九控制單元，其中：

所述第一控制單元，還適于施加第三控制信號至所述第三PMOS管的柵極，所述第三控制信號在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平；

所述第八控制單元，適于施加邏輯高電平至所述第三PMOS管的源極；

所述第九控制單元，適于施加第六控制信號至所述第三NMOS管的柵極。

可選地，存儲器的解碼系統(tǒng)控制裝置中的所述第一控制單元包括：第一與非門、第二與非門及信號施加單元，所述第一與非門的輸出端口連接所述第二與非門的第二輸入端口，所述第二與非門的輸出端輸出所述第一及第三控制信號；

所述信號施加單元，包括：第一控制子單元、第二控制子單元及第三控制子單元，其中：

所述第一控制子單元，適于施加第一信號至所述第一與非門的第一輸入端口，所述第一信號在所述讀操作階段為邏輯低電平；

所述第二控制子單元，適于施加第二信號至所述第一與非門的第二輸入端口，所述第二信號在所述讀操作階段為邏輯低電平；

所述第三控制子單元，適于施加第三信號至所述第二與非門的第一輸入端口，所述第三信號在所述讀操作第一階段為邏輯高電平，在所述讀操作第二階段為邏輯低電平。

可選地，存儲器的解碼系統(tǒng)控制裝置中的所述第一控制單元包括：第一與非門、第二與非門、第一非門、第二非門及信號施加單元，所述第一與非門的輸出端口連接所述第二與非門的第二輸入端口，所述第一非門的第二輸入端口連接所述第二與非門的輸出端口，所述第二非門的輸入端口連接所述第一非門的輸出端口，所述第二非門的輸出端輸出所述第一及第三控制信號；

所述信號施加單元，包括：第一控制子單元、第二控制子單元及第三控制子單元，其中：

所述第一控制子單元，適于施加第一信號至所述第一與非門的第一輸入端口，所述第一信號在所述讀操作階段為邏輯低電平；

所述第二控制子單元，適于施加第二信號至所述第一與非門的第二輸入端口，所述第二信號在所述讀操作階段為邏輯低電平；

所述第三控制子單元，適于施加第三信號至所述第二與非門的第一輸入端口，所述第三信號在所述讀操作第一階段為邏輯高電平，在所述讀操作第二階段為邏輯低電平。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

通過施加第一控制信號至所述第一PMOS管的柵極，所述第一控制信號在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平，可以使得所述第一PMOS管在所述讀操作第二階段時截止，由此可以避免在讀操作 第二階段時所述第二位線與所述第一位線發(fā)生耦合作用而使得解碼器的輸出信號變大，從而可以消除存儲器執(zhí)行讀操作錯誤的風(fēng)險，提高產(chǎn)品的可靠性。

進(jìn)一步，通過數(shù)字邏輯控制信號控制所述存儲器解碼器系統(tǒng)，無須增加其他的控制器件，因此可以減小存儲器的體積。

附圖說明

圖1是本發(fā)明實(shí)施例中的一種存儲器解碼器系統(tǒng)的結(jié)構(gòu)示意圖；

圖2是本發(fā)明實(shí)施例中的一種存儲器解碼基準(zhǔn)模塊的結(jié)構(gòu)示意圖；

圖3是本發(fā)明實(shí)施例中的一種存儲器解碼系統(tǒng)控制裝置的示意圖；

圖4是本發(fā)明實(shí)施例中的一種存儲器解碼系統(tǒng)第一控制單元的示意圖；

圖5是本發(fā)明實(shí)施例中的另一種存儲器解碼系統(tǒng)控制單元的示意圖；

圖6是本發(fā)明實(shí)施例中的另一種存儲器解碼器系統(tǒng)的結(jié)構(gòu)示意圖；

圖7是本發(fā)明實(shí)施例中的另一種存儲器解碼系統(tǒng)控制裝置的示意圖。

具體實(shí)施方式

現(xiàn)有技術(shù)中，具體參照圖1，以二條位線為示例。存儲器的解碼系統(tǒng)包括：存儲單元104、位線101、位線102、存儲器的解碼器100及預(yù)設(shè)準(zhǔn)備單元(未示出)，所述存儲器的解碼器100包括：第一PMOS管P101、第二PMOS管P102、第一NMOS管N101、第二NMOS管N102及第四NMOS管N104。

第一控制信號S101施加于所述第一PMOS管P101的柵極，第二控制信號S102施加于所述第二PMOS管P102的柵極，第四控制信號S104施加于所述第一NMOS管N101的柵極，第五控制信號S105施加于所述第二NMOS管N102的柵極，第七控制信號S107施加于所述第四NMOS管N104的柵極，所述第四NMOS管N104的源極輸出解碼器的輸出信號S108。邏輯高電平VDD施加于所述第一PMOS管P101、第二PMOS管P102的源極。

所述位線101連接所述第一PMOS管P101的漏極，所述位線102連接所述第二PMOS管P102的漏極。

存儲器的讀操作階段包括：讀操作第一階段和讀操作第二階段，所述讀操作第二階段在所述讀操作第一階段之后。存儲器是根據(jù)讀操作第二階段時的被選擇的位線的電壓和基準(zhǔn)電壓的大小比較結(jié)果來確定是否執(zhí)行讀操作的。

當(dāng)存儲器需要對所述位線102所對應(yīng)的存儲單元104執(zhí)行讀操作，在讀操作第一階段，所述預(yù)設(shè)準(zhǔn)備單元下拉所述解碼器的輸出信號S108以及基準(zhǔn)輸出信號為邏輯低電平。第一控制信號S101及第二控制信號S102為邏輯低電平，所以第一PMOS管P101、第二PMOS管P102及第三PMOS管P103打開。第七控制信號S107是邏輯高電平，所以第四NMOS管N104打開。所述第五控制信號S105是邏輯高電平，而所述第四控制信號S104是及所述第六控制信號S106是邏輯低電平，所以第一NMOS管N101截止，第二NMOS管N102導(dǎo)通，這樣所述解碼器的輸出信號S108應(yīng)該反映所述位線102的電壓大小，而不應(yīng)該受到所述位線101的電壓大小影響。

因?yàn)樗鲱A(yù)設(shè)準(zhǔn)備單元下拉能力相對于所述邏輯高電平對所述位線102的上拉能力更強(qiáng)，所以所述位線102的電壓有一定程度的降低。因?yàn)榻獯a單元100與存儲單元104的連接需要經(jīng)過所述位線101及102，當(dāng)所述位線之間的距離到達(dá)預(yù)設(shè)閾值時就會產(chǎn)生耦合作用，所以所述位線102會因?yàn)轳詈献饔孟吕鑫痪€101。

在讀操作第二階段，預(yù)設(shè)準(zhǔn)備單元停止下拉所述解碼器的輸出信號S108及所述基準(zhǔn)輸出信號。第一控制信號S101及第二控制信號S102為邏輯低電平，所以第一PMOS管P101、第二PMOS管P102打開。第七控制信號S107是邏輯高電平，所以第四NMOS管N104打開。所述第五控制信號S105是邏輯高電平，而所述第四控制信號S104是及所述第六控制信號S106是邏輯低電平，所以所述第一NMOS管N101截止，第二NMOS管N102導(dǎo)通。所以所述位線102的電壓被邏輯高電平VDD上拉，之后所述位線102通過所述第二NMOS管N102及所述第四NMOS管N104上拉所述解碼器的輸出信號S108。當(dāng)所述位線102的電壓被邏輯高電平VDD上拉時所述位線101也被邏輯高電平VDD通過所述第一PMOS管P101上拉增大，因?yàn)槲痪€之間的耦合作用，所述位線102會被所述位線101耦合而增大。

圖2示出了存儲器解碼基準(zhǔn)模塊的結(jié)構(gòu)示意圖，所述基準(zhǔn)模塊包括：參考電流單元201、200及202，所述參考電流單元201適于連接所述基準(zhǔn)位線203一端，所述參考電流單元200適于連接基準(zhǔn)位線204，所述參考電流單元202適于連接基準(zhǔn)位線205的一端。所述非選擇的基準(zhǔn)輸出位線203及205為邏輯高電平。所述基準(zhǔn)位線204為被選擇位線，且連接NMOS晶體管N201的源極，所述NMOS晶體管N201的漏極連接所述NMOS晶體管N202的源極，所述NMOS晶體管N202漏極輸出信號S201。所述NMOS晶體管N201及N202的柵極連接邏輯高電平。所述非選擇的基準(zhǔn)輸出位線203及205的另一端輸出信號S202及S203。由于與被選擇的基準(zhǔn)輸出位線204互相起到耦合作用的非選擇的基準(zhǔn)輸出位線203及205是穩(wěn)定的邏輯高電平，所以在讀操作第二階段，基準(zhǔn)輸出信號S201不會受到非選擇的基準(zhǔn)輸出信號S202及輸出信號S203耦合作用影響而被上拉。

在這種情況下，在讀操作第二階段過程中，因?yàn)槲痪€之間的耦合作用，所述位線102會被所述位線101耦合而增大，而基準(zhǔn)輸出信號S201不會受到非選擇的基準(zhǔn)輸出信號S202及輸出信號S203耦合作用影響而被上拉。所以可以影響所述解碼器的輸出信號S108以及所述基準(zhǔn)輸出信號S201的大小比較結(jié)果，從而使得存儲器執(zhí)行讀操作錯誤，極大降低了產(chǎn)品的可靠性。

針對以上所述問題，本發(fā)明提供了一種存儲器的解碼系統(tǒng)控制方法，通過施加第一控制信號S101至所述第一PMOS管P101的柵極，所述第一控制信號S101在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平，可以使得所述第一PMOS管P101在所述讀操作第二階段時截止，由此可以避免在讀操作第二階段時所述第二位線102與所述第一位線101發(fā)生耦合作用而使得所述解碼器的輸出信號變大，從而可以消除存儲器執(zhí)行讀操作錯誤的風(fēng)險，提高產(chǎn)品的可靠性。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實(shí)施，因此本發(fā)明不受下面公開的具體實(shí)施例的限制。

如圖1所示，本發(fā)明實(shí)施例的一種存儲器的解碼系統(tǒng)，所述解碼系統(tǒng)包 括：解碼器100、存儲單元104、第一位線101及第二位線102，所述位線之間達(dá)到預(yù)設(shè)距離時會產(chǎn)生耦合作用，所述解碼器100包括：第一PMOS管P101、第二PMOS管P102、第一NMOS管N101、第二NMOS管N102、第四NMOS管N104，所述第四NMOS管N104的源極為所述解碼器100的輸出端，輸出解碼器的輸出信號S108，其中：

所述第一位線101第一端連接所述第一PMOS管P101的漏極；

所述第一位線101第二端連接所述存儲單元104；

所述第二位線102第一端連接所述第二PMOS管P102的漏極；

所述第二位線102第二端連接所述存儲單元104。

為使本領(lǐng)域技術(shù)人員更好地理解和實(shí)現(xiàn)本發(fā)明，結(jié)合所述解碼器的控制方法進(jìn)行說明，所述控制方法包括：

施加第一控制信號S101至所述第一PMOS管P101的柵極，所述第一控制信號S101在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平，讀操作階段包括所述讀操作第一階段及讀操作第二階段，所述讀操作第二階段遲于所述讀操作第一階段；

施加第二控制信號S102至所述第二PMOS管P102的柵極，所述第二控制信號S102在讀操作階段為邏輯低電平；

施加邏輯高電平至所述第一PMOS管P101的源極；

施加邏輯高電平至所述第二PMOS管P102的源極；

施加第四控制信號S104至所述第一NMOS管N101的柵極，所述第四控制信號S104在讀操作階段為邏輯低電平；

施加第五控制信號S105至所述第二NMOS管N102的柵極，所述第五控制信號S105在讀操作階段為邏輯高電平；

施加第七控制信號S107至所述第四NMOS管N104的柵極，所述第七控制信號S107在讀操作階段為邏輯高電平。

以上通過實(shí)施例對所述存儲器的解碼系統(tǒng)結(jié)構(gòu)及連接關(guān)系及其控制方法 進(jìn)行了介紹，以下參照圖1，對所述存儲器的解碼器系統(tǒng)的具體工作過程詳細(xì)介紹如下：

當(dāng)存儲器需要對所述位線102所對應(yīng)的存儲單元104執(zhí)行讀操作，在讀操作第一階段，預(yù)設(shè)準(zhǔn)備單元下拉所述解碼器的輸出信號S108以及基準(zhǔn)輸出信號為邏輯低電平。第一控制信號S101及第二控制信號S102為邏輯低電平，所以第一PMOS管P101、第二PMOS管P102及第三PMOS管P103打開。

第七控制信號S107是邏輯高電平，所以第四NMOS管N104打開。所述第五控制信號S105是邏輯高電平，而所述第四控制信號S104及所述第六控制信號S106是邏輯低電平，所以第一NMOS管N101截止，第二NMOS管N102導(dǎo)通，這樣所述解碼器的輸出信號S108應(yīng)該反映所述位線102的電壓大小，而不應(yīng)該受到所述位線101的電壓大小影響。

因?yàn)樗鲱A(yù)設(shè)準(zhǔn)備單元下拉能力相對于所述邏輯高電平對所述位線102的上拉能力更強(qiáng)，所以所述位線102的電壓有一定程度的降低。因?yàn)榻獯a器100與存儲單元104的連接需要經(jīng)過所述位線101及102，當(dāng)所述位線之間的距離到達(dá)預(yù)設(shè)距離時就會產(chǎn)生耦合作用，所以所述位線102會因?yàn)轳詈献饔孟吕鑫痪€101的電壓。

在讀操作第二階段，預(yù)設(shè)準(zhǔn)備單元停止下拉所述解碼器的輸出信號S108及所述基準(zhǔn)輸出信號。因?yàn)榈谝豢刂菩盘朣101為邏輯高電平，所以所述第一PMOS管P101截止。而所述第二控制信號S102為邏輯低電平，所以所述第二PMOS管P102打開。第七控制信號S107是邏輯高電平，所以第四NMOS管N104打開。

所述第五控制信號S105是邏輯高電平，而所述第四控制信號S104為邏輯低電平，所以所述第一NMOS管N101截止，第二NMOS管N102導(dǎo)通。所述第二位線102的電壓被邏輯高電平VDD上拉，之后所述第二位線102通過所述第二NMOS管N102及所述第四NMOS管N104上拉所述解碼器的輸出信號S108。

當(dāng)所述位線102的電壓被邏輯高電平VDD上拉時，所述位線101無法被邏輯高電平VDD通過所述第一PMOS管P101上拉增大到邏輯高電平VDD，所以 所述位線102不會因?yàn)槲痪€之間的耦合作用而被所述第一位線101耦合而增大。

同樣地，參照圖2，被選擇的基準(zhǔn)輸出位線單元200，由于與被選擇的基準(zhǔn)輸出位線204互相起到耦合作用的非選擇的基準(zhǔn)輸出位線203及205是穩(wěn)定的邏輯高電平，所以在讀操作第二階段，基準(zhǔn)輸出信號S201不會受到非選擇的基準(zhǔn)輸出信號S202及輸出信號S203耦合作用影響而被上拉。

在具體實(shí)施中，可以采用如圖3所示下的控制裝置對上述存儲器的解碼系統(tǒng)進(jìn)行控制。所述控制裝置可以包括：第一控制單元301、第二控制單元302、第三控制單元303、第四控制單元304、第五控制單元305、第六控制單元306及第七控制單元307，其中：

所述第一控制單元301，適于施加第一控制信號S101至所述第一PMOS管P101的柵極，所述第一控制信號S101在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平，讀操作階段包括所述讀操作第一階段及讀操作第二階段，所述讀操作第二階段遲于所述讀操作第一階段；所述第二控制單元302，適于施加第二控制信號S102至所述第二PMOS管P102的柵極，所述第二控制信號S102在讀操作階段為邏輯低電平；

所述第三控制單元303，適于施加邏輯高電平至所述第一PMOS管P101的源極；

所述第四控制單元304，適于施加邏輯高電平至所述第二PMOS管P102的源極；

所述第五控制單元305，適于施加第四控制信號S104至所述第一NMOS管N101的柵極，所述第四控制信號S104在讀操作階段為邏輯低電平；

所述第六控制單元306，適于施加第五控制信號S105至所述第二NMOS管N102的柵極，所述第五控制信號S105在讀操作階段為邏輯高電平；

所述第七控制單元307，適于施加第七控制信號S107至所述第四NMOS管N104的柵極，所述第七控制信號S107在讀操作階段為邏輯高電平。

圖4示出了本發(fā)明一實(shí)施例中所述第一控制單元的結(jié)構(gòu)示意圖。如圖4 所示，所述第一控制單元301包括：第一與非門3011、第二與非門3012及信號施加單元3013(未示出)，所述第一與非門3011的輸出端口連接所述第二與非門3012的第二輸入端口，所述第二與非門3012的輸出端30134輸出所述第一及第三控制信號S101及S103。

所述信號施加單元3013，包括：第一控制子單元30131、第二控制子單元30132及第三控制子單元30133，其中：

所述第一控制子單元30131，適于施加第一信號S301至所述第一與非門3011的第一輸入端口，所述第一信號S301在所述讀操作階段為邏輯低電平；

第二控制子單元30132，適于施加第二信號S302至所述第一與非門的第二輸入端口，所述第二信號S302在所述讀操作階段為邏輯低電平；

第三控制子單元30133，適于施加第三信號S303至所述第二與非門3012的第一輸入端口，所述第三信號S303在所述讀操作第一階段為邏輯高電平，在所述讀操作第二階段為邏輯低電平，因?yàn)樗龅谌盘朣303在所述讀操作第二階段為邏輯低電平，所以所述第一及第三控制信號S101及S103在讀操作第二階段為邏輯低電平。

圖5示出了在本發(fā)明另一實(shí)施例中所述第一控制單元的具體結(jié)構(gòu)，與圖4中所示出的實(shí)施例相比，所述第一控制單元302可以包括：第一與非門3011、第二與非門3012、信號施加單元3013(未示出)、第一非門3014及第二非門3015，所述第一與非門3011的輸出端口連接所述第二與非門3012的第二輸入端口，所述第一非門3014的第二輸入端口連接所述第二與非門3015的輸出端口，所述第二非門3015的輸入端口連接所述第一非門3014的輸出端口，所述第二非門3015的輸出端30135輸出所述第一及第三控制信號S101及S103。

信號施加單元3013(未示出)可以包括：第一控制子單元30131、第二控制子單元30132及第三控制子單元30133，其中：

第一控制子單元30131，適于施加第一信號S301至所述第一與非門3011的第一輸入端口，所述第一信號S301在所述讀操作階段為邏輯低電平；

第二控制子單元30132，適于施加第二信號S302至所述第一與非門3011 的第二輸入端口，所述第二信號S302在所述讀操作階段為邏輯低電平；

第三控制子單元30133，適于施加第三信號S303至所述第二與非門3012的第一輸入端口，所述第三信號S303在所述讀操作第一階段為邏輯高電平，在所述讀操作第二階段為邏輯低電平。

本發(fā)明實(shí)施例提供的存儲器的解碼系統(tǒng)控制方法，通過施加第一控制信號S101至所述第一PMOS管P101的柵極，所述第一控制信號S101在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平，可以使得所述第一PMOS管P101在所述讀操作第二階段時截止，可以避免在讀操作第二階段時所述第二位線102與所述第一位線101發(fā)生耦合作用而使得所述解碼器的輸出信號S108變大，從而消除了存儲器執(zhí)行讀操作錯誤的風(fēng)險，大大提高了產(chǎn)品的可靠性。

為了進(jìn)一步說明所述存儲器的解碼器系統(tǒng)如何避免位線耦合作用對執(zhí)行讀操作的影響，圖6示出了本發(fā)明另一實(shí)施例的存儲器的解碼器系統(tǒng)，相對于圖1，本發(fā)明實(shí)施例的解碼器系統(tǒng)還可以包括：解碼器及第三位線103，所述解碼器還可以包括：第三PMOS管P103、第三NMOS管N103，其中：

所述第三PMOS管P103的漏極連接所述第三NMOS管N103的漏極；

所述第三NMOS管N103的源極連接所述第一NMOS管N101的源極；

所述第三位線103第一端連接所述第三PMOS管P103的漏極；

所述第三位線103第二端連接所述存儲單元104。

在具體實(shí)施中，可以采用如下的控制方法對圖6所示的存儲器的解碼系統(tǒng)進(jìn)行控制，所述控制方法可以包括：

施加第一控制信號S101至所述第一PMOS管P101的柵極，所述第一控制信號S101在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平，讀操作階段包括所述讀操作第一階段及讀操作第二階段，所述讀操作第二階段遲于所述讀操作第一階段；

施加第二控制信號S102至所述第二PMOS管P102的柵極，所述第二控制信號S102在讀操作階段為邏輯低電平；

施加邏輯高電平至所述第一PMOS管P101的源極；

施加邏輯高電平至所述第二PMOS管P102的源極；

施加第四控制信號S104至所述第一NMOS管N101的柵極，所述第四控制信號S104在讀操作階段為邏輯低電平；

施加第五控制信號S105至所述第二NMOS管N102的柵極，所述第五控制信號S105在讀操作階段為邏輯高電平；

施加第七控制信號S107至所述第四NMOS管N104的柵極，所述第七控制信號S107在讀操作階段為邏輯高電平；

施加第三控制信號S103至所述第三PMOS管P103的柵極，所述第三控制信號S103在讀操作第三階段為邏輯低電平，在讀操作第二階段為邏輯高電平，讀操作階段包括所述讀操作第一階段及讀操作第二階段，所述讀操作第二階段遲于所述讀操作第一階段；

施加邏輯高電平至所述第三PMOS管P103的源極；

施加第六控制信號S106至所述第三NMOS管N103的柵極。

為使本領(lǐng)域技術(shù)人員更好地理解和實(shí)現(xiàn)本發(fā)明，通過具體實(shí)施例說明上述驅(qū)動電路的工作原理，所述存儲器的解碼器系統(tǒng)及其控制方法的具體工作過程如下：

第一控制信號S101施加于所述第一PMOS管P101的柵極，第二控制信號S102施加于所述第二PMOS管P102的柵極，第三控制信號S103施加于所述第三PMOS管P103的柵極，第四控制信號S104施加于所述第一NMOS管N101的柵極，第五控制信號S105施加于所述第二NMOS管N102的柵極，第六控制信號S106施加于所述第三NMOS管N103的柵極，第七控制信號S107施加于所述第四NMOS管N104的柵極，所述第四NMOS管N104的源極輸出所述解碼器的輸出信號S108。邏輯高電平VDD施加于所述第一PMOS管P101、第二PMOS管P102、第三PMOS管P103的源極。

所述位線101連接所述第一PMOS管P101的漏極，所述位線102連接所述第二PMOS管P102的漏極，所述位線103連接所述第三PMOS管的漏極。

存儲器的讀操作階段包括：讀操作第一階段和讀操作第二階段，所述讀操作第二階段在所述讀操作第一階段之后。存儲器是根據(jù)讀操作第二階段時的被選擇的位線的電壓和基準(zhǔn)電壓的大小比較結(jié)果來確定是否執(zhí)行讀操作的。

當(dāng)存儲器需要對所述位線102所對應(yīng)的的存儲單元104執(zhí)行讀操作在讀操作第一階段，預(yù)設(shè)準(zhǔn)備單元下拉所述解碼器的輸出信號S108以及基準(zhǔn)輸出信號為邏輯低電平。第一控制信號S101、第二控制信號S102及第三控制信號S103為邏輯低電平，所以第一PMOS管P101、第二PMOS管P102及第三PMOS管P103打開。第七控制信號S107是邏輯高電平，所以第四NMOS管N104打開。所述第五控制信號S105是邏輯高電平，而所述第四控制信號S104及所述第六控制信號S106是邏輯低電平，所以第一NMOS管N101及第三NMOS管N103截止，第二NMOS管N102導(dǎo)通，這樣所述解碼器的輸出信號S108應(yīng)該反映所述位線102的電壓大小，而不應(yīng)該受到所述位線101及所述位線103的電壓大小影響。

因?yàn)樗鲱A(yù)設(shè)準(zhǔn)備單元下拉能力相對于所述邏輯高電平對所述位線102的上拉能力更強(qiáng)，所以所述位線102的電壓有一定程度的降低。因?yàn)榻獯a單元100與存儲單元104的連接需要經(jīng)過所述位線101、102及103，當(dāng)所述位線之間的距離到達(dá)預(yù)設(shè)閾值時就會產(chǎn)生耦合作用，所以所述位線102會因?yàn)轳詈献饔孟吕鑫痪€101及位線103。

在讀操作第二階段，預(yù)設(shè)準(zhǔn)備單元停止下拉所述解碼器的輸出信號S108及所述基準(zhǔn)輸出信號。第一控制信號S101為邏輯低電平，第一PMOS管P101打開。第二控制信號S102及第三控制信號S103為邏輯高電平，所以第一PMOS管P101、第二PMOS管P102及第三PMOS管P103截止。第七控制信號S107是邏輯高電平，所以第四NMOS管N104打開。所述第五控制信號S105是邏輯高電平，而所述第四控制信號S104及所述第六控制信號S106是邏輯低電平，所以所述第一NMOS管N101及所述第三NMOS管N103截止，第二NMOS管N102導(dǎo)通。

所述位線102的電壓被邏輯高電平VDD上拉，之后所述位線102通過所述第二NMOS管N102及所述第四NMOS管N104上拉所述解碼器的輸出信號S108。當(dāng)所述位線102的電壓被邏輯高電平VDD上拉時所述位線101及所述位 線103也被邏輯高電平VDD通過所述第一PMOS管P101及所述第三PMOS管P103上拉增大，但是因?yàn)樗龅谝籔MOS管P101及所述第三PMOS管截止，所以所述位線102不會因?yàn)槲痪€之間的耦合作用而會被所述位線101及位線103耦合而增大。

在具體實(shí)施中，在本發(fā)明一實(shí)施例中，可以采用如圖7所示的控制裝置對上述解碼器系統(tǒng)進(jìn)行控制。與圖3所示的控制裝置相比，所述控制裝置300還可以包括：第八控制單元308及第九控制單元309，其中：

所述第一控制單元301，還適于施加第三控制信號S103至所述第三PMOS管P103的柵極，所述第三控制信號S103在讀操作第一階段為邏輯低電平，在讀操作第二階段為邏輯高電平；

所述第八控制單元308，適于施加邏輯高電平至所述第三PMOS管P103的源極；

所述第九控制單元309，適于施加第六控制信號S106至所述第三NMOS管N103的柵極。

采用上述方案，通過在讀操作第二階段過程中，第一控制信號S101是邏輯高電平，使得所述第一PMOS管P101截止，避免所述第二位線102因?yàn)槲痪€之間的耦合作用被所述第一位線101耦合而增大，基準(zhǔn)輸出信號S201也不會受到非選擇的基準(zhǔn)輸出信號S202及輸出信號S203耦合作用影響而被上拉。從而可以避免影響所述解碼器的輸出信號S108以及所述基準(zhǔn)輸出信號S201的大小比較結(jié)果，從而使得存儲器正確地執(zhí)行讀操作，提高了產(chǎn)品的可靠性。

本領(lǐng)域普通技術(shù)人員可以理解上述實(shí)施例的各種方法中的全部或部分步驟是可以通過程序來指令相關(guān)的硬件來完成，該程序可以存儲于以計(jì)算機(jī)可讀存儲介質(zhì)中，存儲介質(zhì)可以包括：ROM、RAM、磁盤或光盤等。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。