本公開(kāi)涉及顯示技術(shù)領(lǐng)域，具體涉及一種移位寄存器單元、應(yīng)用該移位寄存器單元的柵極驅(qū)動(dòng)電路及應(yīng)用該柵極驅(qū)動(dòng)電路的顯示裝置。

背景技術(shù)：

相比傳統(tǒng)技術(shù)中的液晶顯示面板，OLED(Organic Light Emitting Diode，有機(jī)發(fā)光二極管)顯示面板具有反應(yīng)速度更快、色純度和亮度更優(yōu)、對(duì)比度更高、視角更廣等特點(diǎn)，因此逐漸得到了顯示技術(shù)開(kāi)發(fā)商日益廣泛的關(guān)注。然而，現(xiàn)有技術(shù)中的OLED顯示面板仍存在有待改進(jìn)之處。例如：

OLED顯示面板主要通過(guò)像素矩陣實(shí)現(xiàn)顯示，通常而言，各行像素均連接至對(duì)應(yīng)的掃描柵線。在OLED顯示面板工作過(guò)程中，通過(guò)柵極驅(qū)動(dòng)電路將輸入的信號(hào)經(jīng)過(guò)移位寄存器單元的轉(zhuǎn)換，轉(zhuǎn)換成開(kāi)啟/關(guān)斷控制信號(hào)后，順次施加到OLED顯示面板的各掃描柵線，對(duì)各行像素進(jìn)行選通。例如，圖1中所示為現(xiàn)有技術(shù)中一種常用的移位寄存器單元電路結(jié)構(gòu)，該移位寄存器單元由9個(gè)晶體管(第一晶體管M1至第九晶體管M9)和2個(gè)電容元件(第一電容C1和第二電容C2)組成。

隨著平板顯示技術(shù)的發(fā)展，高分辨率以及窄邊框產(chǎn)品得到了越來(lái)越多的關(guān)注，然而現(xiàn)有技術(shù)中移位寄存器單元中數(shù)量眾多的晶體管會(huì)占據(jù)很大的布線面積，不利于增加有效顯示面積以及窄邊框設(shè)計(jì)；此外，更多的晶體管加大了移位寄存器單元的制備工藝難度，增加了制備成本。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)中的部分或者全部問(wèn)題，本公開(kāi)提供一種結(jié)構(gòu)更加簡(jiǎn)單的移位寄存器單元、應(yīng)用該移位寄存器單元的柵極驅(qū)動(dòng)電路及應(yīng)用該柵極驅(qū)動(dòng)電路的顯示裝置，從而減小柵極驅(qū)動(dòng)電路的布線面積。

本公開(kāi)的其他特性和優(yōu)點(diǎn)將通過(guò)下面的詳細(xì)描述變得顯然，或部分地通過(guò)本公開(kāi)的實(shí)踐而習(xí)得。

根據(jù)本公開(kāi)的第一方面，一種移位寄存器單元，由第一至第七晶體管以及第一和第二電容組成；其中：

所述第一晶體管柵極與第一時(shí)鐘信號(hào)端連接，源極與輸入端連接，漏極與所述第二晶體管源極連接；

所述第二晶體管柵極與所述第一時(shí)鐘信號(hào)端連接，漏極與第一節(jié)點(diǎn)連接；

所述第三晶體管柵極與所述第一時(shí)鐘信號(hào)端連接，源極與第一電壓端連接，漏極與第二節(jié)點(diǎn)連接；

所述第四晶體管柵極與所述第五晶體管漏極連接，源極與所述第一電壓端連接，漏極與所述第二節(jié)點(diǎn)連接；

所述第五晶體管柵極與所述第一電壓端連接，漏極與所述第一節(jié)點(diǎn)連接；

所述第六晶體管柵極與所述第二節(jié)點(diǎn)連接，源極與所述第二電壓端連接，漏極與輸出端連接；

所述第七晶體管柵極與所述第一節(jié)點(diǎn)連接，源極與第二時(shí)鐘信號(hào)端連接，漏極與所述輸出端連接；

所述第一電容第一端與第二電壓端連接，第二端與所述第二節(jié)點(diǎn)連接；以及，

所述第二電容第一端與所述第一節(jié)點(diǎn)連接，第二端與所述輸出端連接。

在本公開(kāi)的一種示例實(shí)施方式中，所有晶體管均為P溝道型晶體管；所述第一電壓端為電源低電平端，所述第二電壓端為電源高電平端。

在本公開(kāi)的一種示例實(shí)施方式中，所有晶體管均為N溝道型晶體管；所述第一電壓端為電源高電平端，所述第二電壓端為電源低電平端。

在本公開(kāi)的一種示例實(shí)施方式中，所述第二電容的電容值大于0.05pF。

根據(jù)本公開(kāi)的第二方面，一種柵極驅(qū)動(dòng)電路，包括根據(jù)上述的任意一種移位寄存器單元。

在本公開(kāi)的一種示例實(shí)施方式中，所述柵極驅(qū)動(dòng)電路包括多個(gè)所述移位寄存器單元；除最后一級(jí)所述移位寄存器單元外，其余每一級(jí)所述移位寄存器單元的輸出端均連接下一級(jí)所述移位寄存器單元的輸入端，而第一級(jí)所述移位寄存器單元的輸入端接入起始信號(hào)。

根據(jù)本公開(kāi)的第三方面，一種顯示裝置，包括上述的任意一種柵極驅(qū)動(dòng)電路。

本公開(kāi)的示例實(shí)施方式中，利用7個(gè)晶體管和2個(gè)電容組成移位寄存單元，相比于現(xiàn)有技術(shù)減少了2個(gè)晶體管，因此可以使移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的布線面積減小，為實(shí)現(xiàn)更高分辨率和更窄邊框的顯示裝置提供了技術(shù)支持；同時(shí)，由于簡(jiǎn)化了移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)，從而可以簡(jiǎn)化制備工藝，壓縮制備成本。

附圖說(shuō)明

通過(guò)參照附圖詳細(xì)描述其示例實(shí)施方式，本公開(kāi)的上述和其它特征及優(yōu)點(diǎn)將變得更加明顯。

圖1是現(xiàn)有技術(shù)中移位寄存器單元的電路結(jié)構(gòu)示意圖；

圖2是本發(fā)明示例實(shí)施方式中移位寄存器單元的電路結(jié)構(gòu)示意圖；

圖3是圖2中移位寄存器單元的驅(qū)動(dòng)時(shí)序及信號(hào)波形示意圖；

圖4是圖2中移位寄存器單元與現(xiàn)有技術(shù)中移位寄存器單元輸出信號(hào)波形的比較結(jié)果；

圖5是本發(fā)明示例實(shí)施方式中柵極驅(qū)動(dòng)電路的一種實(shí)現(xiàn)結(jié)構(gòu)示意圖。

附圖標(biāo)記說(shuō)明：

M1至M9：第一至第九晶體管

C1：第一電容

C2：第二電容

CKV1：第一時(shí)鐘信號(hào)

CKV2：第二時(shí)鐘信號(hào)

VEE：第一電壓端

VDD：第二電壓端

VIN：輸入端

VOUT：輸出端

N1：第一節(jié)點(diǎn)

N2：第二節(jié)點(diǎn)

具體實(shí)施方式

現(xiàn)在將參考附圖更全面地描述示例實(shí)施方式。然而，示例實(shí)施方式能夠 以多種形式實(shí)施，且不應(yīng)被理解為限于在此闡述的實(shí)施方式；相反，提供這些實(shí)施方式使得本公開(kāi)將全面和完整，并將示例實(shí)施方式的構(gòu)思全面地傳達(dá)給本領(lǐng)域的技術(shù)人員。在圖中，為了清晰，夸大了區(qū)域和層的厚度。在圖中相同的附圖標(biāo)記表示相同或類似的結(jié)構(gòu)，因而將省略它們的詳細(xì)描述。

此外，所描述的特征、結(jié)構(gòu)或特性可以以任何合適的方式結(jié)合在一個(gè)或更多示例實(shí)施方式中。在下面的描述中，提供許多具體細(xì)節(jié)從而給出對(duì)本公開(kāi)的示例實(shí)施方式的充分理解。然而，本領(lǐng)域技術(shù)人員將意識(shí)到，可以實(shí)踐本公開(kāi)的技術(shù)方案而沒(méi)有所述特定細(xì)節(jié)中的一個(gè)或更多，或者可以采用其它的方法、組元、材料等。在其它情況下，不詳細(xì)示出或描述公知結(jié)構(gòu)、材料或者操作以避免模糊本公開(kāi)的各方面。

如圖2中所示，本示例實(shí)施方式中首先提供了一種移位寄存器單元。該由第一至第七晶體管以及第一和第二電容組成；其中第一至第七晶體管均為P溝道型晶體管。該移位寄存器單元的具體電路結(jié)構(gòu)如下：

第一晶體管M1柵極與第一時(shí)鐘信號(hào)端連接，源極與輸入端VIN連接，漏極與第二晶體管M2源極連接；第二晶體管M2柵極與第一時(shí)鐘信號(hào)端連接，漏極與第一節(jié)點(diǎn)N1連接；在第一時(shí)鐘信號(hào)CKV1為低電平時(shí)，第一晶體管M1以及第二晶體管M2導(dǎo)通，輸入端VIN的輸入信號(hào)輸出至第一節(jié)點(diǎn)N1。

第三晶體管M3柵極與第一時(shí)鐘信號(hào)端連接，源極與第一電壓端VEE連接，漏極與第二節(jié)點(diǎn)N2連接；在第一時(shí)鐘信號(hào)CKV1為低電平時(shí)，第三晶體管M3導(dǎo)通，第一電壓端VEE的電壓信號(hào)輸出至第二節(jié)點(diǎn)N2，本示例實(shí)施方式中第一電壓端VEE的電壓信號(hào)為低電平信號(hào)。

第四晶體管M4柵極與第五晶體管M5漏極連接，源極與第一電壓端VEE連接，漏極與第二節(jié)點(diǎn)N2連接；第五晶體管M5柵極與第一電壓端VEE連接，漏極與第一節(jié)點(diǎn)N1連接；第一節(jié)點(diǎn)N1的電壓信號(hào)通過(guò)第五晶體管M5施加于第四晶體管M4柵極，控制第四晶體管M4的通斷；在第一節(jié)點(diǎn)N1的電壓信號(hào)為低電平時(shí)，第一時(shí)鐘信號(hào)CKV1通過(guò)第四晶體管M4輸出至第二節(jié)點(diǎn)N2。

第六晶體管M6柵極與第二節(jié)點(diǎn)N2連接，源極與第二電壓端VDD連接，漏極與輸出端VOUT連接；本示例實(shí)施方式中第一電壓端VEE的電壓 信號(hào)為高電平信號(hào)。在第二節(jié)點(diǎn)N2的電壓信號(hào)為低電平時(shí)，第二電壓端VDD的電壓信號(hào)輸出至輸出端VOUT，從而使得輸出端VOUT輸出的信號(hào)為高電平。

第七晶體管M7柵極與第一節(jié)點(diǎn)N1連接，源極與第二時(shí)鐘信號(hào)端連接，漏極與輸出端VOUT連接；在第一節(jié)點(diǎn)N1的電壓信號(hào)為低電平且第二時(shí)鐘信號(hào)CKV2為低電平時(shí)，第七晶體管M7導(dǎo)通，第二時(shí)鐘信號(hào)CKV2通過(guò)第七晶體管M7輸入至輸出端VOUT，從而使得輸出端VOUT輸出的信號(hào)為低電平。

第一電容C1第一端與第二電壓端VDD連接，第二端與第二節(jié)點(diǎn)N2連接；第二電容C2第一端與第一節(jié)點(diǎn)N1連接，第二端與輸出端VOUT連接。

在去除了現(xiàn)有技術(shù)中的兩個(gè)晶體管(即圖1中的第八晶體管M8和第九晶體管M9)之后，本示例實(shí)施方式中還對(duì)第二電容C2的電容值做了調(diào)整。例如，現(xiàn)有技術(shù)中，第二電容C2的電容值為0.01pF，而本示例實(shí)施方式中第二電容C2的電容值大于0.05pF，比如，第二電容C2的電容值可以為0.1pF等等。

下面結(jié)合圖3中的驅(qū)動(dòng)時(shí)序圖對(duì)本示例實(shí)施方式中的移位寄存器單元的工作原理加以更詳細(xì)的說(shuō)明；例如，其可以包括以下階段：

充電階段t1，輸入端VIN的輸入信號(hào)以及第一時(shí)鐘信號(hào)CKV1為低電平，第二時(shí)鐘信號(hào)CKV2為高電平，第一晶體管M1、第二晶體管M2、第三晶體管M3、第五晶體管M5導(dǎo)通。輸入信號(hào)通過(guò)第一晶體管M1以及第二晶體管M2輸入至第一節(jié)點(diǎn)N1，對(duì)第二電容C2進(jìn)行充電，同時(shí)使第四晶體管M4以及第七晶體管M7導(dǎo)通，第一電壓端VEE的電壓信號(hào)通過(guò)第三晶體管M3輸入至第二節(jié)點(diǎn)N2，第一時(shí)鐘信號(hào)CKV1通過(guò)第四晶體管M4輸入至第二節(jié)點(diǎn)N2，第六晶體管M6導(dǎo)通。第二時(shí)鐘信號(hào)CKV2通過(guò)第七晶體管M7輸入至輸出端VOUT，第二電壓端VDD信號(hào)通過(guò)第六晶體管M6輸入至輸出端VOUT，輸出端VOUT輸出高電平信號(hào)。

輸出階段t2，輸入端VIN的輸入信號(hào)以及第一時(shí)鐘信號(hào)CKV1為高電平，第二時(shí)鐘信號(hào)CKV2為低電平，第一晶體管M1、第二晶體管M2、第三晶體管M3關(guān)斷。在第二電容C2存儲(chǔ)的低電平電壓信號(hào)作用下，第一節(jié) 點(diǎn)N1仍為低電平，第四晶體管M4、第五晶體管M5以及第七晶體管M7保持導(dǎo)通。第一時(shí)鐘信號(hào)CKV1通過(guò)第四晶體管M4輸出至第二節(jié)點(diǎn)N2，使第二節(jié)點(diǎn)N2電位升高，第六晶體管M6關(guān)斷。第二時(shí)鐘信號(hào)CKV2通過(guò)第七晶體管M7輸入至輸出端VOUT，輸出端VOUT輸出低電平信號(hào)。

復(fù)位階段t3，輸入端VIN的輸入信號(hào)以及第二時(shí)鐘信號(hào)CKV2為高電平，第一時(shí)鐘信號(hào)CKV1為低電平，第一晶體管M1、第二晶體管M2、第三晶體管M3導(dǎo)通、第五晶體管M5導(dǎo)通。輸入信號(hào)通過(guò)第一晶體管M1以及第二晶體管M2輸入至第一節(jié)點(diǎn)N1，對(duì)第二電容C2進(jìn)行放電，同時(shí)使第四晶體管M4以及第七晶體管M7關(guān)斷。第一電壓端VEE的電壓信號(hào)通過(guò)第三晶體管M3輸入至第二節(jié)點(diǎn)N2，第六晶體管M6導(dǎo)通。第二電壓端VDD信號(hào)通過(guò)第六晶體管M6輸入至輸出端VOUT，輸出端VOUT輸出高電平信號(hào)。

進(jìn)一步的，發(fā)明人還對(duì)本公開(kāi)的技術(shù)效果進(jìn)行了實(shí)驗(yàn)驗(yàn)證。如圖4中所示，為本示例實(shí)施方式中的移位寄存器單元與現(xiàn)有技術(shù)中移位寄存器單元輸出信號(hào)波形的比較結(jié)果?？梢钥闯?，本示例實(shí)施方式中的移位寄存器單元雖然去除了兩個(gè)晶體管，但是可以和現(xiàn)有技術(shù)中移位寄存器單元輸出相同的輸出信號(hào)，即并未過(guò)多的影響移位寄存器單元的性能。

本示例實(shí)施方式中移位寄存器單元以及柵極驅(qū)動(dòng)電路的另外優(yōu)勢(shì)就是采用單一溝道類型的晶體管即全為P溝道型晶體管，從而進(jìn)一步降低了制備工藝的復(fù)雜程度和生產(chǎn)成本；當(dāng)然，本領(lǐng)域所屬技術(shù)人員很容易得出本發(fā)明所提供的移位寄存器單元可以輕易改成全為P溝道型晶體管(例如，所有晶體管均為N溝道型晶體管；上述第一電壓端VEE為電源高電平端，上述第二電壓端VDD為電源低電平端)，并不局限于本示例實(shí)施方式中的所提供的實(shí)現(xiàn)方式，在此不再贅述。

綜上所述，本公開(kāi)的示例實(shí)施方式所提供的移位寄存器單元中，利用7個(gè)晶體管和2個(gè)電容組成移位寄存單元，相比于現(xiàn)有技術(shù)減少了2個(gè)晶體管，但是移位寄存器單元的輸出信號(hào)并未因此受到影響。因此本公開(kāi)可以使移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的布線面積減小，為實(shí)現(xiàn)更高分辨率和更窄邊框的顯示裝置提供了技術(shù)支持；同時(shí)，由于簡(jiǎn)化了移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)，從而可以簡(jiǎn) 化制備工藝，壓縮制備成本。

本示例實(shí)施方式還提供了一種柵極驅(qū)動(dòng)電路，該柵極驅(qū)動(dòng)電路包括根據(jù)上述的任意一種移位寄存器單元。由于使用的移位寄存器單元具有更少的晶體管，因此該柵極驅(qū)動(dòng)電路所需的布線面積更小。具體而言，本示例實(shí)施方式中的柵極驅(qū)動(dòng)電路可以如圖5中所示，其包括多個(gè)移位寄存器單元；除最后一級(jí)移位寄存器單元外，其余每一級(jí)移位寄存器單元的輸入端均連接下一級(jí)移位寄存器單元的輸出端，除最后一級(jí)移位寄存器單元外，其余每一級(jí)移位寄存器單元的輸出端均連接下一級(jí)移位寄存器單元的輸入端，第一級(jí)移位寄存器單元的輸入端接入起始信號(hào)STV。

進(jìn)一步的，本示例實(shí)施方式還提供了一種顯示裝置，包括上述的任意一種柵極驅(qū)動(dòng)電路。由于使用的柵極驅(qū)動(dòng)電路具有更小的布線面積，因此該顯示裝置的有效顯示面積可以得以增加，有利于提升顯示裝置的分辨率；同時(shí)，該顯示裝置的邊框可以做的更窄。

本公開(kāi)已由上述相關(guān)示例實(shí)施方式加以描述，然而上述示例實(shí)施方式僅為實(shí)施本公開(kāi)的范例。必需指出的是，已揭露的示例實(shí)施方式并未限制本公開(kāi)的范圍。相反地，在不脫離本公開(kāi)的精神和范圍內(nèi)所作的更動(dòng)與潤(rùn)飾，均屬本公開(kāi)的專利保護(hù)范圍。