本發(fā)明涉及半導體電路設計技術，特別涉及一種電熔絲位單元及其讀、寫方法和電熔絲陣列。

背景技術：

電熔絲(Efuse)是一種一次性編程器件(One Time Program，簡稱OTP)，可對其燒寫以存儲數(shù)據(jù)。SRAM(Static Random Access Memory，靜態(tài)隨機存取存儲器)是最常用的存儲器之一，采用靜態(tài)存儲方式，以雙穩(wěn)態(tài)數(shù)據(jù)鎖存器電路作為存儲單元；SRAM的特點是讀寫速度快，無需配合內(nèi)存刷新電路可提高工作效率，但集成度低，掉電不能保存數(shù)據(jù)。包括電熔絲IP核(Intellectual Property Core，全稱為知識產(chǎn)權(quán)核)和SRAM IP核的集成芯片在首次上電時，所述SRAM IP核需對所述電熔絲IP核所存儲的備份數(shù)據(jù)進行讀取，讀取數(shù)據(jù)占用的時間一般被稱作所述芯片的系統(tǒng)開機時間。所述芯片作為存儲器件被廣泛應用于如手機、筆記本電腦等，當所述手機、筆記本電腦開機時，所述芯片讀取其存儲的備份數(shù)據(jù)；因此，所述芯片的系統(tǒng)開機時間將直接影響所述手機、筆記本電腦等的開機時間，直接影響用戶體驗。

所述芯片中的電熔絲IP核包括若干電熔絲單元電路?，F(xiàn)有技術中的電熔絲單元電路結(jié)構(gòu)如圖1所示，所述電熔絲單元通常包熔絲Fuse1和NMOS晶體管M11，熔絲Fuse1連接于NMOS晶體管M11的漏極；由于熔絲Fuse1的燒寫電流較大，所以NMOS晶體管M11具有較大的尺寸，導致其漏柵負載較大，充放電速度較慢，因此NMOS晶體管M11具有較慢的開關速度，使其無法同步于系統(tǒng)時鐘，導致以上所述的系統(tǒng)開機時間較長。

所述芯片中的SRAM IP核包括若干SRAM單元電路。現(xiàn)有技術中的SRAM主流結(jié)構(gòu)包括6個晶體管，簡稱6T SRAM。6T SRAM的電路結(jié)構(gòu)如圖2所示，包括晶體管M21至M26，其中，晶體管M21至M24組成雙穩(wěn)態(tài)數(shù)據(jù)鎖存器，包括兩個分支和對應的兩個鎖存點，適于鎖存6T SRAM所要鎖存的數(shù)據(jù)；其中，晶體管M21與晶體管M23一般采用PMOS晶體管，且源 極均連接于電源，晶體管M22與晶體管M24一般采用NMOS晶體管，且源極均連接于地。晶體管M25與晶體管M26是傳輸管，信號WL輸入至晶體管M25與晶體管M26的柵極，適于控制晶體管M25與晶體管M26導通或閉合，信號BL與\BL作為所述6T SRAM的輸出信號。

因此，包括電熔絲IP核和SRAM IP核的集成芯片首次上電時，由于SRAM IP核對電熔絲IP核所存儲數(shù)據(jù)的讀取無法同步于系統(tǒng)時鐘，因此具有較長的開機時間；并且由于所述芯片包含的MOS晶體管尺寸較大，導致所述電熔絲IP核的面積較大。

技術實現(xiàn)要素：

本發(fā)明解決的技術問題是現(xiàn)有技術中包括電熔絲IP核和SRAM IP核的集成芯片首次上電時，由于SRAM IP核對電熔絲IP核所存儲數(shù)據(jù)的讀取無法同步于系統(tǒng)時鐘，因此具有較長的開機時間；并且由于所包含的MOS晶體管尺寸較大而導致所述電熔絲IP核的面積較大；并且現(xiàn)有技術的6T SRAM單元容易受到直流噪聲的影響，抗干擾性較差。

為解決上述技術問題，本發(fā)明實施例提供一種電熔絲位單元，包括：

數(shù)據(jù)鎖存器，適于鎖存電熔絲位單元數(shù)據(jù)；所述數(shù)據(jù)鎖存器包括設置在第一分支的熔絲和設置于第二分支的電阻；所述熔絲兩端分別作為第一鎖存點和第二鎖存點，所述電阻兩端分別作為第三鎖存點和第四鎖存點；所述第二鎖存點連接所述第二分支，所述第四鎖存點連接所述第一分支；

選擇控制器，連接于所述數(shù)據(jù)鎖存器和電源之間，能受控導通或斷開，適于控制所述數(shù)據(jù)鎖存器的第一分支的一端和第二分支的一端與電源是否連通；所述數(shù)據(jù)鎖存器第一分支的另一端和第二分支的另一端接地；

第一二極管和第二二極管；

所述第一二極管的正極適于輸入寫數(shù)據(jù)信號，負極連接所述第一鎖存點；

所述第二二極管的正極連接所述第二鎖存點；

或所述第二二極管的正極適于輸入所述寫數(shù)據(jù)信號，負極連接所述第二鎖存點；所述第一二極管的正極連接所述第一鎖存點；

傳輸單元，連接所述第四鎖存點，受控于字線信號導通或斷開，適于對外傳輸所述電熔絲位單元數(shù)據(jù)并輸出位線信號。

可選的，所述電阻取值于所述熔絲未被燒寫的阻值至所述熔絲被燒寫的阻值的范圍內(nèi)。

可選的，所述第一鎖存點和第二鎖存點鎖存數(shù)據(jù)相同，所述第三鎖存點和第四鎖存點之間鎖存數(shù)據(jù)相同；所述第一鎖存點和所述第三鎖存點鎖存數(shù)據(jù)相反。

可選的，所述數(shù)據(jù)鎖存器包括：

第一PMOS晶體管、第一NMOS晶體管、第二PMOS晶體管和第二NMOS晶體管；

所述第一分支包括第一PMOS晶體管和第一NMOS晶體管；

所述第二分支包括第二PMOS晶體管和第二NMOS晶體管；

所述第一PMOS晶體管的漏極連接所述第一鎖存點，所述第一NMOS晶體管的漏極連接所述第二鎖存點，所述第二PMOS晶體管的漏極連接所述第三鎖存點，所述第二NMOS晶體管的漏極連接所述第四鎖存點；

所述第一PMOS晶體管和所述第二PMOS晶體管的源極相連，并連接所述選擇控制器；所述第一NMOS晶體管和所述第二NMOS晶體管的源極相連并接地；

所述第一PMOS晶體管和所述第一NMOS晶體管的柵極相連并連接所述第四鎖存點，所述第二PMOS晶體管和第二NMOS晶體管的柵極相連并連接所述第二鎖存點。

可選的，所述傳輸單元包括第一傳輸管和第二傳輸管；

所述第一傳輸管連接于所述第四鎖存點和第二傳輸管之間；

所述第二傳輸管受控于所述字線信號導通或斷開，適于傳輸所述電熔絲位單元數(shù)據(jù)并輸出位線信號。

可選的，所述第一傳輸管是第三NMOS晶體管；所述第三NMOS晶體管 的柵極連接所述第四鎖存點，源極接地，漏極連接所述第二傳輸管。

可選的，所述第二傳輸管是第四NMOS晶體管；所述第四NMOS晶體管的漏極連接所述第一傳輸管，柵極適于輸入所述字線信號，源極輸出所述位線信號。

為解決上述技術問題，本發(fā)明實施例還提供一種如以上所述的電熔絲位單元的讀方法，包括：

導通所述選擇控制器，控制所述數(shù)據(jù)鎖存器的所述第一分支和所述第二分支與電源連通；

控制所述傳輸單元導通，傳輸所述電熔絲位單元數(shù)據(jù)至所述傳輸單元，并輸出位線信號。

可選的，導通所述選擇控制器，控制所述第一PMOS晶體管和所述第二PMOS晶體管的源極與電源連通；

設置所述字線信號為高，導通所述第二傳輸管；

若所述第二鎖存點鎖存數(shù)據(jù)為低，則所述第四鎖存點鎖存數(shù)據(jù)為高，導通所述第一傳輸管，所述位線信號讀取數(shù)據(jù)為低；

若所述第二鎖存點鎖存數(shù)據(jù)為高，則所述第四鎖存點鎖存數(shù)據(jù)為低，斷開所述第一傳輸管，所述位線信號讀取數(shù)據(jù)為高。

可選的，導通所述選擇控制器，控制所述第一PMOS晶體管和所述第二PMOS晶體管的源極與電源連通；

設置所述字線信號為高，導通所述第四NMOS晶體管；

若所述第二鎖存點鎖存數(shù)據(jù)為低，則所述第四鎖存點鎖存數(shù)據(jù)為高，導通所述第三NMOS晶體管，所述位線信號讀取數(shù)據(jù)為低；

若所述第二鎖存點鎖存數(shù)據(jù)為高，則所述第四鎖存點鎖存數(shù)據(jù)為低，斷開所述第三NMOS晶體管，所述位線信號讀取數(shù)據(jù)為高。

為解決上述技術問題，本發(fā)明實施例還提供一種如以上所述的電熔絲位單元的寫方法，包括：

斷開所述選擇控制器，控制所述數(shù)據(jù)鎖存器的所述第一分支和所述第二分支與電源斷開；

控制所述傳輸單元斷開；

若所述第一鎖存點連接所述第一二極管的正極，則輸入所述寫數(shù)據(jù)信號至所述第一二極管的正極并傳輸至所述熔絲和所述第二二極管，燒寫所述熔絲；

若所述第一鎖存點連接所述第一二極管的負極，則輸入所述寫數(shù)據(jù)信號至所述第二二極管的正極并傳輸至所述熔絲和所述第一二極管，燒寫所述熔絲。

可選的，斷開所述選擇控制器，控制所述第一PMOS晶體管和所述第二PMOS晶體管的源極與電源斷開；

設置所述字線信號為低，斷開所述第二傳輸管；

若所述第一鎖存點連接所述第一二極管的正極，則輸入所述寫數(shù)據(jù)信號至所述第一二極管的正極并傳輸至所述熔絲和所述第二二極管，燒寫所述熔絲；

若所述第一鎖存點連接所述第一二極管的負極，則輸入所述寫數(shù)據(jù)信號至所述第二二極管的正極并傳輸至所述熔絲和所述第一二極管，燒寫所述熔絲。

可選的，斷開所述選擇控制器，控制所述第一PMOS晶體管和所述第二PMOS晶體管的源極與電源斷開；

設置所述字線信號為低，斷開所述第四NMOS晶體管；

若所述第一鎖存點連接所述第一二極管的正極，則輸入所述寫數(shù)據(jù)信號至所述第一二極管的正極并傳輸至所述熔絲和所述第二二極管，燒寫所述熔絲；

若所述第一鎖存點連接所述第一二極管的負極，則輸入所述寫數(shù)據(jù)信號至所述第二二極管的正極并傳輸至所述熔絲和所述第一二極管，燒寫所述熔絲。

為解決上述技術問題，本發(fā)明實施例還提供一種電熔絲陣列，接收地址解碼器輸出的地址信號，包括：

至少兩條行線和至少兩條列線；

采用如以上所述的電熔絲位單元所配置而成的陣列，每一所述電熔絲位單元對應行線和列線形成的一個節(jié)點；

多個行選擇器，每一個能受控斷開或?qū)?，每一個所述行選擇器連接所述多個行線中的一個；

多個列選擇器，每一個能受控斷開或?qū)ǎ恳粋€所述列選擇器連接所述多個列線中的一個。

若所述第一鎖存點連接所述第一二極管的正極，每一條行線中，該行每一個所述電熔絲位單元的所述第二二極管的負極相連，并連接該行對應的所述行選擇器的輸入端；每一條列線中，該列每一個所述電熔絲位單元的所述第一二極管的正極相連，并連接該列對應的所述列選擇器的輸入端；

若所述第一鎖存點連接所述第一二極管的負極，每一條列線中，該列每一個所述電熔絲位單元的所述第二二極管的正極相連，并連接該列對應的所述列選擇器的輸入端；每一條行線中，該行每一個所述電熔絲位單元的所述第一二極管的負極相連，并連接該行對應的所述行選擇器的輸入端；

所述行選擇器和列選擇器適于輸入所述地址信號。

可選的，所述行選擇器包括NMOS晶體管，所述NMOS晶體管的漏極對應所述行選擇器的輸出端，源極接地，柵極對應所述行選擇器的輸入端。

可選的，所述列選擇器包括PMOS晶體管，所述PMOS晶體管的漏極對應所述列選擇器的輸出端，源極接電源，柵極對應所述列選擇器的輸入端。

與現(xiàn)有技術相比，本發(fā)明實施例的技術方案具有以下有益效果：

本發(fā)明實施例電熔絲位單元，包括：數(shù)據(jù)鎖存器、選擇控制器、第一和第二二極管以及傳輸單元；所述數(shù)據(jù)鎖存器包括設置在第一分支的熔絲和設置于第二分支的電阻；所述熔絲兩端分別作為第一鎖存點和第二鎖存點，所述電阻兩端分別作為第三鎖存點和第四鎖存點；所述選擇控制器適于控制所 述數(shù)據(jù)鎖存器與電源是否連通；所述傳輸單元適于對外傳輸所述電熔絲位單元鎖存的數(shù)據(jù)。本發(fā)明實施例將現(xiàn)有技術電熔絲單元中的熔絲設置于現(xiàn)有技術SRAM中數(shù)據(jù)鎖存器的第一分支內(nèi)，設置一電阻于SRAM中數(shù)據(jù)鎖存器的第二分支內(nèi)，由于在被燒寫和未燒寫兩種情況下所述熔絲與所述電阻存在電阻差，使本發(fā)明實施例電熔絲位單元可以被讀取到不同狀態(tài)的鎖存數(shù)據(jù)。若對本發(fā)明實施例電熔絲位單元進行寫操作，可選的，向所述第一二極管正極輸入的寫數(shù)據(jù)信號依次經(jīng)過所述第一二極管、所述熔絲和所述第二二極管形成的通路，燒寫所述熔絲；可選的，將所述第一和第二二極管的正負極反轉(zhuǎn)，所述寫數(shù)據(jù)信號由所述第二二極管的正極輸入。

首先，包含本發(fā)明實施例電熔絲位單元的集成芯片首次上電時，對所述電熔絲位單元包含的熔絲所存儲的數(shù)據(jù)進行讀取；由于所述傳輸單元受控于字線信號，所述字線信號同步于所述芯片的系統(tǒng)時鐘，對所述電熔絲位單元包含的熔絲存儲數(shù)據(jù)的讀取亦可同步于所述芯片的系統(tǒng)時鐘，提高了所述芯片的系統(tǒng)開機時間。

其次，本發(fā)明實施例電熔絲位單元將現(xiàn)有技術電熔絲單元內(nèi)的熔絲與SRAM結(jié)合，既可以對所述熔絲進行燒寫，又能實現(xiàn)現(xiàn)有技術中SRAM單元的讀寫操作功能，將現(xiàn)有技術電熔絲IP核與SRAM IP核整合為一個IP核，提高了集成芯片的集成度。

進一步，現(xiàn)有技術的6T SRAM輸出信號BL和\BL與其兩個鎖存點直接相連，因此對直流噪聲敏感，容易使所述鎖存點鎖存狀態(tài)發(fā)生翻轉(zhuǎn)，抗干擾性較差。本發(fā)明實施例的傳輸單元包括第三和第四NMOS晶體管，當讀取所述電熔絲位單元鎖存的數(shù)據(jù)時，可有效避免第四NMOS晶體管的輸出端的位線信號對第四鎖存點產(chǎn)生影響，避免鎖存數(shù)據(jù)翻轉(zhuǎn)；采用的第一和第二二極管，可在所述電熔絲位單元進行寫操作時保證所述寫數(shù)據(jù)信號的單向流通；綜上，本發(fā)明實施例可提高電路的抗干擾性。

本發(fā)明實施例電熔絲陣列，包括：至少兩條行線和至少兩條列線，采用所述電熔絲位單元所配置而成的陣列，每一所述電熔絲位單元對應行線和列線形成的一個節(jié)點；多個行選擇器，每一個所述行選擇器連接所述多個行線中的一個；多個列選擇器，每一個所述列選擇器連接所述多個列線中的一個。 每一條行線中，該行每一個所述電熔絲位單元的所述第二二極管的負極相連，連接該行對應的所述行選擇器；每一條列線中，該列每一個所述電熔絲位單元的所述第一二極管的正極相連，連接該列對應的所述列選擇器。具體地，所述行選擇器是NMOS晶體管，所述列選擇器是PMOS晶體管。現(xiàn)有技術中，m行n列的電熔絲陣列需要m*n個NMOS晶體管；對比地，本發(fā)明實施例中，m行n列的電熔絲陣列僅需要m+n個MOS晶體管(m個NMOS晶體管和n個PMOS晶體管)。由于熔絲燒寫電流大，所述MOS晶體管具有較大尺寸，由此可知，本發(fā)明實施例降低了大尺寸MOS晶體管的數(shù)量，節(jié)約了電熔絲陣列的面積進而提高了包含電熔絲陣列的芯片的集成度。

附圖說明

圖1是現(xiàn)有技術電熔絲單元的電路圖；

圖2是現(xiàn)有技術中6T SRAM的電路圖；

圖3是本發(fā)明電熔絲位單元實施例一的結(jié)構(gòu)圖；

圖4是本發(fā)明電熔絲位單元實施例二的結(jié)構(gòu)圖；

圖5是本發(fā)明電熔絲位單元實施例一的電路圖；

圖6是本發(fā)明電熔絲陣列實施例一的結(jié)構(gòu)圖；

圖7是本發(fā)明電熔絲陣列實施例二的結(jié)構(gòu)圖。

具體實施方式

如背景技術部分所述，現(xiàn)有技術中包括電熔絲IP核和SRAM IP核的集成芯片首次上電時，由于SRAM IP核對電熔絲IP核所存儲數(shù)據(jù)的讀取無法同步于系統(tǒng)時鐘，因此具有較長的開機時間；并且由于所包含的MOS晶體管尺寸較大而導致所述電熔絲IP核的面積較大；并且現(xiàn)有技術的6T SRAM單元容易受到直流噪聲的影響，抗干擾性較差。

本發(fā)明實施例提高一種電熔絲位單元及其讀、寫方法和電熔絲陣列。所述電熔絲位單元包括：數(shù)據(jù)鎖存器、選擇控制器、第一和第二二極管和傳輸單元；所述數(shù)據(jù)鎖存器包括設置在第一分支的熔絲和設置于第二分支的電阻。所述電熔絲陣列包括：至少兩條行線和至少兩條列線，采用所述電熔絲位單 元所配置而成的陣列、多個行選擇器以及多個列選擇器。本發(fā)明實施例電熔絲位單元對所述熔絲鎖存數(shù)據(jù)的讀取可同步于芯片的系統(tǒng)時鐘，提高系統(tǒng)開機時間，并提高了所述芯片的集成度；還進一步提高了電路的抗干擾性。

為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

圖3是本發(fā)明電熔絲位單元實施例一的結(jié)構(gòu)圖。如圖3所示，所述電熔絲位單元100包括以下部分。

數(shù)據(jù)鎖存器(圖未示)，適于為電熔絲位單元100鎖存數(shù)據(jù)；所述數(shù)據(jù)鎖存器是一種雙穩(wěn)態(tài)數(shù)據(jù)鎖存器。需要說明的是，所述數(shù)據(jù)鎖存器包含兩個分支，多數(shù)包括4個晶體管(2個PMOS晶體管和2個NMOS晶體管)，以上所述均屬于本領域技術人員公知的技術，故圖3未示。熔絲Fuse2設置于所述數(shù)據(jù)鎖存器的第一分支B1內(nèi)，熔絲Fuse2的兩端分別連接于所述數(shù)據(jù)鎖存器第一分支B1內(nèi)的PMOS晶體管(圖未示)和NMOS晶體管(圖未示)之間，所述熔絲Fuse2兩端分別作為第一鎖存點P1和第二鎖存點P2；電阻R設置于所述數(shù)據(jù)鎖存器的第二分支B2內(nèi)，電阻R的兩端分別連接于所述數(shù)據(jù)鎖存器第二分支B2內(nèi)的PMOS晶體管(圖未示)和NMOS晶體管(圖未示)之間，所述電阻R的兩端分別作為第三鎖存點P3和第四鎖存點P4；同時，所述第二鎖存點P2連接所述第二分支B2，所述第四鎖存點P4連接所述第一分支B1。

可以理解的是，由數(shù)據(jù)鎖存器的特性可得：所述第一鎖存點P1和第二鎖存點P2鎖存的數(shù)據(jù)相同，所述第三鎖存點P3和第四鎖存點P4之間鎖存數(shù)據(jù)相同，同時為高或同時為低；所述第一鎖存點P1和所述第三鎖存點P3鎖存數(shù)據(jù)相反。

選擇控制器U1，連接于所述數(shù)據(jù)鎖存器和電源之間，能受控導通或斷開，適于控制所述數(shù)據(jù)鎖存器的第一分支B1的一端和第二分支B2的一端與電源是否連通；同時，所述數(shù)據(jù)鎖存器第一分支B1的另一端和第二分支B2的另一端接地。

第一二極管D1和第二二極管D2，所述第一二極管D1的正極適于輸入 寫數(shù)據(jù)信號，負極連接所述第一鎖存點P1，所述第二二極管D2的正極連接第二鎖存點P2。

需要說明的是，所述第二二極管D2的負極可接地或低電平電位，使所述寫數(shù)據(jù)信號依次經(jīng)過所述第一二極管D1、所述熔絲和第二二極管D2形成電通路，故此處不作特殊限制。

傳輸單元U2，連接所述第四鎖存點P4，受控于字線信號導通或斷開，適于對外傳輸所述電熔絲位單元100存儲的數(shù)據(jù)并輸出位線信號。

需要說明的是，所述電阻R是固定電阻，取值于所述熔絲Fuse2未被燒寫的阻值至所述熔絲被燒寫的阻值的范圍內(nèi)。

在本實施例中，若熔絲Fuse2被燒寫，其電阻約為10kΩ，若熔絲Fuse2未被燒寫，其電阻約為100Ω；在本實施例中，電阻R的阻值取2kΩ，但僅以此為例。

在具體實施中，所述選擇控制器U1可以是MOS晶體管。

圖4是本發(fā)明電熔絲位單元實施例二的結(jié)構(gòu)圖。與圖3所示的本發(fā)明實施例一不同的是，在本實施例中，所述第二二極管D2的正極適于輸入所述寫數(shù)據(jù)信號，負極連接所述第二鎖存點P2；所述第一二極管D1的正極連接所述第一鎖存點P1；本實施例電熔絲位單元的其他部分電路結(jié)構(gòu)與實施例一相同，在此不做贅述。

圖5是本發(fā)明電熔絲位單元實施例一的電路圖，以下參照圖5進行說明。

在具體實施中，所述數(shù)據(jù)鎖存器(圖未示)包括：第一PMOS晶體管M31、第一NMOS晶體管M32、第二PMOS晶體管M33和第二NMOS晶體管M34；所述第一分支B1包括第一PMOS晶體管M31和第一NMOS晶體管M32；所述第二分支B2包括第二PMOS晶體管M33和第二NMOS晶體管M34。其電路連接關系如下：所述第一PMOS晶體管M31的漏極連接所述第一鎖存點P1，所述第一NMOS晶體管M32的漏極連接所述第二鎖存點P2，所述第二PMOS晶體管M33的漏極連接所述第三鎖存點P3，所述第二NMOS晶體管M34的漏極連接所述第四鎖存點P4。所述第一PMOS晶體管M31和所述第二PMOS晶體管M33的源極相連，并連接所述選擇控制器U1；所述第一 NMOS晶體管M32和所述第二NMOS晶體管M34的源極相連并接地。所述第一PMOS晶體管M31和所述第一NMOS晶體管M32的柵極相連并連接所述第四鎖存點P4，所述第二PMOS晶體管M33和第二NMOS晶體管M34的柵極相連并連接所述第二鎖存點P2。

在具體實施中，所述傳輸單元U2包括第一傳輸管(圖未示)和第二傳輸管(圖未示)；所述第一傳輸管連接于所述第四鎖存點P4和第二傳輸管之間；所述第二傳輸管受控于所述字線信號導通或斷開，適于傳輸所述電熔絲位單元100的數(shù)據(jù)并輸出位線信號。

在具體實施中，所述第一傳輸管是第三NMOS晶體管M35；所述第三NMOS晶體管M35的柵極連接所述第四鎖存點P4，其源極接地，其漏極連接所述第二傳輸管。

在具體實施中，所述第二傳輸管是第四NMOS晶體管M36；所述第四NMOS晶體管M36的漏極連接所述第一傳輸管，其柵極適于輸入所述字線信號，其源極輸出所述位線信號。

需要說明的是，所述第一傳輸管和第二傳輸管是NMOS晶體管，僅以此為例，但不以此為限，所述第一傳輸管和第二傳輸管可采用任何可受控導通或斷開的電子器件。

如背景技術部分所述，所述芯片在首次上電時，各個電熔絲位單元100需讀取熔絲Fuse2的數(shù)據(jù)。

如圖3所示，參照本發(fā)明實施例一介紹電熔絲位單元100的讀操作方法如下：

導通所述選擇控制器U1，控制所述數(shù)據(jù)鎖存器的所述第一分支B1和所述第二分支B2與電源連通。具體實施(參考圖5)為控制所述第一PMOS晶體管M31和所述第二PMOS晶體管M33的源極與電源連通。

當熔絲Fuse2預先被燒寫時，熔絲Fuse2大于電阻R的阻值，所述數(shù)據(jù)鎖存器中的第二分支B2相比第一分支B1更優(yōu)先地與電源和地導通。此時，包括電阻R的第二分支B2連接于電源和地形成通路，使第三鎖存點P3和第四鎖存點P4鎖存的數(shù)據(jù)被讀取為低；由于包括熔絲Fuse2所述第一分支B1 未導通于電源和地，使第一鎖存點P1和第二鎖存點P2鎖存的數(shù)據(jù)被讀取為高。

具體實施(參考圖5)為當熔絲Fuse2預先被燒寫時，熔絲Fuse2大于電阻R的阻值，所述數(shù)據(jù)鎖存器中的第二分支B2相比第一分支B1更優(yōu)先地與電源和地導通。此時，包括電阻R、第二PMOS晶體管M33和第二NMOS晶體管M34的第二分支B2連接于電源和地形成通路，第二PMOS晶體管M33和第二NMOS晶體管M34均導通且具有較低的管壓降，使第三鎖存點P3和第四鎖存點P4鎖存的數(shù)據(jù)被讀取為低；同時，由于包括熔絲Fuse2、第一PMOS晶體管M31和第一NMOS晶體管M32的所述第一分支B1未導通于電源和地，第一PMOS晶體管M31和第一NMOS晶體管M32斷開，所述熔絲Fuse2浮空，使第一鎖存點P1和第二鎖存點P2鎖存的數(shù)據(jù)被讀取為高。

當熔絲Fuse2未被燒寫時，熔絲Fuse2小于電阻R的阻值，所述數(shù)據(jù)鎖存器中的第一分支B1相比第二分支B2更優(yōu)先地與電源和地導通。此時，包括熔絲Fuse2的第一分支B1連接于電源和地形成通路，使第一鎖存點P1和第二鎖存點P2鎖存的數(shù)據(jù)被讀取為低；由于包括電阻R的所述第二分支B2未導通于電源和地，使第三鎖存點P3和第四鎖存點P4鎖存的數(shù)據(jù)被讀取為高。

具體實施(參考圖5)為當熔絲Fuse2未被燒寫時，熔絲Fuse2小于電阻R的阻值，所述數(shù)據(jù)鎖存器中的第一分支B1相比第二分支B2更優(yōu)先地與電源和地導通。此時，所述第一分支B1連接于電源和地形成通路，所述第二分支B2不導通于電源和地。使第一鎖存點P1和第二鎖存點P2鎖存的數(shù)據(jù)為低，第三鎖存點P3和第四鎖存點P4鎖存的數(shù)據(jù)為高；具體分析不再贅述。

設置所述字線信號為高，控制所述傳輸單元U2導通，傳輸所述電熔絲位單元100鎖存的數(shù)據(jù)至所述傳輸單元U2，并輸出位線信號。具體實施(參考圖5)為導通所述第四NMOS晶體管M36。

具體實施總結(jié)如下：若所述第二鎖存點P2鎖存數(shù)據(jù)為低，則所述第四鎖存點P4鎖存數(shù)據(jù)為高，導通所述第三NMOS晶體管M35，所述位線信號讀取數(shù)據(jù)為低；若所述第二鎖存點P2鎖存數(shù)據(jù)為高，則所述第四鎖存點P4鎖 存數(shù)據(jù)為低，斷開所述第三NMOS晶體管M35，所述位線信號讀取數(shù)據(jù)為高。因此，所述位線信號讀取的數(shù)據(jù)狀態(tài)與所述第二鎖存點P2鎖存的數(shù)據(jù)相同。

如背景技術部分所述，電熔絲作為一種OTP器件，需對其進行燒寫以保存所述芯片需要備份的數(shù)據(jù)。在本實施例中，需要電熔絲位單元100中的熔絲Fuse2進行燒寫。

繼續(xù)參照圖3，介紹電熔絲位單元100的寫操作方法如下，所述寫操作方法包括：

斷開所述選擇控制器U1，控制所述數(shù)據(jù)鎖存器的所述第一分支B1和所述第二分支B2與電源斷開。具體實施(請參考圖5)為斷開所述選擇控制器U1，控制所述第一PMOS晶體管M31和所述第二PMOS晶體管M33的源極與電源斷開。

控制所述傳輸單元U2斷開；輸入所述寫數(shù)據(jù)信號至所述第一二極管D1的正極并傳輸至所述熔絲和所述第二二極管D2，燒寫所述熔絲Fuse2。具體實施(請參考圖5)為設置所述字線信號為低，斷開所述第四NMOS晶體管M36。

需要說明的是，若參照本發(fā)明實施例二(參見圖4)，電熔絲位單元100的寫操作方法如下：

斷開所述選擇控制器U1，控制所述數(shù)據(jù)鎖存器的所述第一分支B1和所述第二分支B2與電源斷開。控制所述傳輸單元U2斷開；輸入所述寫數(shù)據(jù)信號至所述第二二極管D2的正極并傳輸至所述熔絲和所述第一二極管D1，燒寫所述熔絲Fuse2。其具體實施方式可參考前述相應實施例，此處不再贅述。

可以理解的是，本發(fā)明實施例將現(xiàn)有技術電熔絲單元中的熔絲設置于現(xiàn)有技術SRAM中數(shù)據(jù)鎖存器的第一分支內(nèi)，設置一電阻于SRAM中數(shù)據(jù)鎖存器的第二分支內(nèi)，由于在被燒寫和未燒寫兩種情況下所述熔絲與所述電阻存在電阻差，使本發(fā)明實施例電熔絲位單元可以被讀取到不同狀態(tài)的鎖存數(shù)據(jù)。若對本發(fā)明實施例電熔絲位單元進行寫操作，可選的，向所述第一二極管正極輸入的寫數(shù)據(jù)信號依次經(jīng)過所述第一二極管、所述熔絲和所述第二二極管形成的通路，燒寫所述熔絲；可選的，將所述第一和第二二極管的正負極反 轉(zhuǎn)，所述寫數(shù)據(jù)信號由所述第二二極管的正極輸入。

首先，包含本發(fā)明實施例電熔絲位單元的集成芯片首次上電時，對所述電熔絲位單元包含的熔絲所存儲的數(shù)據(jù)進行讀?。挥捎谒鰝鬏攩卧芸赜谧志€信號，所述字線信號同步于所述芯片的系統(tǒng)時鐘，對所述電熔絲位單元包含的熔絲存儲數(shù)據(jù)的讀取亦可同步于所述芯片的系統(tǒng)時鐘，提高了所述芯片的系統(tǒng)開機時間。

其次，本發(fā)明實施例電熔絲位單元將現(xiàn)有技術電熔絲單元內(nèi)的熔絲與SRAM結(jié)合，既可以對所述熔絲進行燒寫，又能實現(xiàn)現(xiàn)有技術中SRAM單元的讀寫操作功能，將現(xiàn)有技術電熔絲IP核與SRAM IP核整合為一個IP核，提高了集成芯片的集成度。

進一步，現(xiàn)有技術的6T SRAM輸出信號BL和\BL與其兩個鎖存點直接相連，因此對直流噪聲敏感，容易使所述鎖存點鎖存狀態(tài)發(fā)生翻轉(zhuǎn)，抗干擾性較差。本發(fā)明實施例的傳輸單元包括第三和第四NMOS晶體管，當讀取所述電熔絲位單元鎖存的數(shù)據(jù)時，可有效避免第四NMOS晶體管的輸出端的位線信號對第四鎖存點產(chǎn)生影響，避免鎖存數(shù)據(jù)翻轉(zhuǎn)；采用的第一和第二二極管，可在所述電熔絲位單元進行寫操作時保證所述寫數(shù)據(jù)信號的單向流通；綜上，本發(fā)明實施例可提高電路的抗干擾性。

圖6是本發(fā)明電熔絲陣列實施例一的結(jié)構(gòu)圖。

如圖6所示，本發(fā)明實施例還提供一種電熔絲陣列200，適于接收一地址解碼器(圖未示)輸出的地址信號，所述電熔絲陣列200包括：

至少兩條行線2001和至少兩條列線2002；

采用如以上所述的電熔絲位單元100(參見圖3)所配置而成的陣列，每一所述電熔絲位單元100對應行線2001和列線2002形成的一個節(jié)點；

多個行選擇器201，每一個能受控斷開或?qū)ǎ恳粋€所述行選擇器201連接所述多個行線2001中的一個；

多個列選擇器202，每一個能受控斷開或?qū)?，每一個所述列選擇器202連接所述多個列線2002中的一個。

其中，每一條行線2001中，該行每一個所述電熔絲位單元100的所述第二二極管D2(參見圖3)的負極相連，并連接該行對應的所述行選擇器201的輸入端；每一條列線2002中，該列每一個所述電熔絲位單元100的所述第一二極管D1(參見圖3)的正極相連，并連接該列對應的所述列選擇器202的輸入端；所述行選擇器201和列選擇器202適于輸入所述地址信號。

需要說明的是，所述地址信號來本發(fā)明實施例電熔絲陣列200外圍的譯碼電路輸出端，適于選中所述電熔絲陣列200中的電熔絲位單元100。

在具體實施中，所述行選擇器201包括NMOS晶體管(圖未示)，所述NMOS晶體管的漏極對應所述行選擇器201的輸出端，源極接地，柵極對應所述行選擇器201的輸入端。

在具體實施中，所述列選擇器202包括PMOS晶體管(圖未示)，所述PMOS晶體管的漏極對應所述列選擇器202的輸出端，源極接電源，柵極對應所述列選擇器202的輸入端。

圖7是本發(fā)明電熔絲陣列實施例二的結(jié)構(gòu)圖。如圖7所示，所述電熔絲陣列200包括：至少兩條行線2001和至少兩條列線2002；采用如以上所述的電熔絲位單元100(參見圖3)所配置而成的陣列，每一所述電熔絲位單元100對應行線2001和列線2002形成的一個節(jié)點；多個行選擇器201，每一個能受控斷開或?qū)?，每一個所述行選擇器201連接所述多個行線2001中的一個；多個列選擇器202，每一個能受控斷開或?qū)?，每一個所述列選擇器202連接所述多個列線2002中的一個。

其中，每一條列線中，該列每一個所述電熔絲位單元的所述第二二極管的正極相連，并連接該列對應的所述列選擇器的輸入端；每一條行線中，該行每一個所述電熔絲位單元的所述第一二極管的負極相連，并連接該行對應的所述行選擇器的輸入端。

其具體實施方式可參考前述相應實施例，此處不再贅述。

可以理解的是，現(xiàn)有技術中，m行n列的電熔絲陣列需要m*n個NMOS晶體管；對比地，本發(fā)明實施例中，m行n列的電熔絲陣列僅需要m+n個MOS晶體管(m個NMOS晶體管和n個PMOS晶體管)。由于熔絲燒寫電流 大，所述MOS晶體管具有較大尺寸，由此可知，本發(fā)明實施例降低了大尺寸MOS晶體管的數(shù)量，節(jié)約了電熔絲陣列的面積進而提高了包含電熔絲陣列的芯片的集成度。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。