本發(fā)明涉及電路技術(shù)領(lǐng)域，特別是涉及一種非易失性存儲器的頁緩存器電路及控制方法、存儲器。

背景技術(shù)：

NAND閃存是一種非易失性存儲技術(shù)，即斷電后仍能保存數(shù)據(jù)，相比其他的快閃存儲器，它是實(shí)現(xiàn)大容量低成本的最有效方案之一。非易失性存儲器的存儲陣列的讀寫操作以頁為單位，對于存儲陣列的編程操作數(shù)據(jù)來自外部I/O，并傳入非易失性存儲器的頁緩存器電路，最終再被編入存儲陣列的存儲元中。

圖1是現(xiàn)有技術(shù)中的一種頁緩存器電路，參照圖1所示，如果外部I/O數(shù)據(jù)為1，那么SLR1為1，表示編程禁止，讓存儲元維持擦除態(tài)，如果SLR1為0，表示需要進(jìn)行編程。當(dāng)一次編程完成后，需要讀取存儲元的狀態(tài)校驗(yàn)判斷是否編程成功。假設(shè)SLR1初始數(shù)據(jù)為1，表示編程禁止，需要維持存儲元的擦除態(tài)，但擦除態(tài)的存儲元經(jīng)校驗(yàn)讀取到N1的是0，如果校驗(yàn)讀取的數(shù)據(jù)寫入鎖存器11將使SLR1的數(shù)據(jù)改寫為0，而SLR1為0表示要對存儲元進(jìn)行編程，這樣，就會破壞存儲元的擦除狀態(tài)。因此，需要通過電路10對此時校驗(yàn)讀取到N1的數(shù)據(jù)0改寫為1后，才能寫入鎖存器11，該過程稱為選擇性置1操作。

圖1所示的現(xiàn)有技術(shù)的頁緩存器電路中的電路10完成了所述選擇性置1的操作，然而，現(xiàn)有技術(shù)中的頁緩存器電路由于采用所述電路10，存在輻照條件下容易產(chǎn)生漏電、面積較大的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明實(shí)施例要解決的技術(shù)問題是減小頁緩存器電路的面積，提高頁緩存器電路的可靠性。

為解決上述問題，本發(fā)明提供一種非易失性存儲器的頁緩存器電路，所述電路包括：

第一鎖存器、讀取電路、用于調(diào)節(jié)判斷節(jié)點(diǎn)的電位的選擇性置1電路；所述判斷節(jié)點(diǎn)位于所述讀取電路和所述選擇性置1電路之間；

所述第一鎖存器適于存儲來自外部I/O的數(shù)據(jù)，包括第一鎖存點(diǎn)和第二鎖存點(diǎn)；其中，所述第一鎖存點(diǎn)的信號值與外部I/O數(shù)據(jù)一致，所述第一鎖存點(diǎn)和第二鎖存點(diǎn)的電位反相；

所述選擇性置1電路通過第一輸入端與所述第一鎖存點(diǎn)耦接，通過第二輸入端與所述第二鎖存點(diǎn)耦接，通過輸出端與所述判斷節(jié)點(diǎn)耦接；適于在所述讀取電路讀取所述非易失性存儲器的存儲元的數(shù)據(jù)至所述判斷節(jié)點(diǎn)后，在第二電壓源和判斷節(jié)點(diǎn)置位使能信號的控制下，根據(jù)所述第一鎖存器中第一鎖存點(diǎn)的數(shù)據(jù)對所述判斷節(jié)點(diǎn)進(jìn)行選擇性置1操作。

可選地，所述選擇性置1電路包括：第一PMOS管、第十一NMOS管和第九NMOS管；

所述第一PMOS管的源極適于接入所述第二電壓源，所述第一PMOS管的柵極作為所述選擇性置1電路的第二輸入端；

所述第十一NMOS管的漏極與所述第一PMOS管的漏極耦接，所述第十一NMOS管的源極適于接入所述第二電壓源，所述第十一NMOS管的柵極作為所述選擇性置1電路的第一輸入端；

所述第九NMOS管的漏極與所述第一PMOS管的漏極耦接，所述九NMOS管的源極作為所述選擇性置1電路的輸出端，所述第九NMOS管的柵極適于接入判斷節(jié)點(diǎn)置位使能信號。

可選地，所述第一鎖存器包括：第八NMOS管、第一反相器和第二反相器；

所述第一反相器的輸入端與所述第二反相器的輸出端耦接，所述第一反相器的輸出端與所述第二反相器的輸入端耦接，所述第一反相器的輸出端作為所述第一鎖存器的第一鎖存點(diǎn)，所述第二反相器的輸出端作為所述第一鎖存器的第二鎖存點(diǎn)；

所述第八NOMS管的源極與所述第二反相器的輸入端耦接，漏極與所述第一反相器的輸入端耦接，柵極適于接入第一均衡使能器信號。

可選地，所述讀取電路包括第十五NMOS管和第十NMOS管，適于讀取所述非易失性存儲器的存儲元中存儲的數(shù)據(jù)后，在位線電壓鉗位信號的控制下傳輸所述存儲元中存儲的數(shù)據(jù)至所述判斷節(jié)點(diǎn)；

所述第十五NMOS管的源極經(jīng)過所述判斷節(jié)點(diǎn)與所述選擇性置1電路的輸出端耦接，所述第十五NMOS管的柵極適于接入所述位線電壓鉗位信號；

所述第十NMOS管的源極與所述第十五NMOS管的源極耦接，所述第十NMOS管的漏極適于接入第一電壓源，柵極適于接入位線預(yù)充使能信號。

可選地，所述非易失性存儲器的頁緩存器電路，還包括：第二鎖存器，適于存儲外部I/O數(shù)據(jù)，所述第二鎖存器包括：第三NMOS管、第三反相器和第四反相器；

所述第三反相器的輸入端與所述第四反相器的輸出端耦接，所述第三反相器的輸出端與所述第四反相器的輸入端耦接，所述第三反相器的輸出端與作為所述第二鎖存器的輸出端；

所述第三NMOS管的漏極與所述第三反相器的輸入端耦接，源極與所述第四反相器的輸入端耦接，所述第三NMOS管的柵極適于接入第二均衡使能信號。

可選地，所述非易失性存儲器頁緩存器電路，還包括：第五NMOS管、第六NMOS管和第十四NMOS管；

所述第五NMOS管的源極與所述第二鎖存器的輸出端耦接，柵極適于接入第二數(shù)據(jù)傳輸使能信號，漏極適于經(jīng)所述判斷節(jié)點(diǎn)與所述選擇性置1電路的輸出端耦接；

所述第六NMOS管的源極與漏極耦接并接地，所述第六NMOS管的柵極與所述第五MOS管的漏極耦接；

所述第十四NMOS管的源極與所述第一鎖存器的第一鎖存點(diǎn)耦接，漏極經(jīng)所述判斷節(jié)點(diǎn)與所述選擇性置1電路的輸出端耦接，柵極適于接入數(shù)據(jù)傳輸使能信號。

可選地，所述非易失性存儲器頁緩存器電路，還包括：判斷電路，所述 判斷電路包括：第七NMOS管；適于根據(jù)所述第一鎖存器的第二鎖存點(diǎn)的數(shù)據(jù)來判斷編程校驗(yàn)的結(jié)果；

所述第七NMOS管的柵極與所述第一鎖存器的第二鎖存點(diǎn)耦接，源極適于接地，漏極適于接入校驗(yàn)結(jié)果信號。

可選地，所述非易失性存儲器頁緩存器電路，還包括：選擇電路，所述選擇電路包括：第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管；適于選擇需要傳輸數(shù)據(jù)的位線；

所述第十六NMOS管的柵極適于接入偶位線選通信號，源極通過接入偶數(shù)比特線與所述非易失性存儲器的存儲元耦接，漏極與所述第十五NMOS管的漏極耦接并作為所述選擇電路的輸出端；

所述第十七NMOS管的漏極與所述第十六NMOS管的源極耦接，柵極適于接入偶位線屏蔽信號，源極適于接入位線屏蔽電壓信號；

所述第十八NMOS管的源極與所述第十七NMOS管的源極耦接，所述第十八NMOS管的柵極適于接入奇位線屏蔽信號；

所述第十九NMOS管的源極與所述第十八NMOS管的漏極耦接，并通過接入奇數(shù)比特線與所述非易失性存儲器的存儲元耦接，所述第十九NMOS管的漏極與所述第十六NMOS管的漏極耦接，所述第十九NMOS管的柵極適于接入奇位線選通信號。

本發(fā)明實(shí)施例還提供一種上述非易失性存儲器的頁緩存器電路的控制方法，所述控制方法包括：

在讀取電路讀取所述非易失性存儲器的存儲元的數(shù)據(jù)至所述判斷節(jié)點(diǎn)后，在第二電壓源和判斷節(jié)點(diǎn)置位使能信號的控制下，根據(jù)所述第一鎖存器中第一鎖存點(diǎn)的數(shù)據(jù)對所述判斷節(jié)點(diǎn)進(jìn)行選擇性置1操作；

所述選擇性置1操作包括：

在所述讀取電路讀取所述非易失性存儲器的存儲元的數(shù)據(jù)傳至判斷節(jié)點(diǎn)后，將第二電壓源拉高；

當(dāng)?shù)谝绘i存器的第一鎖存點(diǎn)的數(shù)據(jù)為1時，通過判斷節(jié)點(diǎn)置位使能信號置高電平，將所述第二電壓源的高電平信號傳至判斷節(jié)點(diǎn)；

當(dāng)所述第一鎖存器的第一鎖存點(diǎn)的數(shù)據(jù)為0時，所述判斷節(jié)點(diǎn)置位使能信號置高電平時仍維持所述判斷節(jié)點(diǎn)的數(shù)據(jù)。

可選地，所述當(dāng)?shù)谝绘i存器的第一鎖存點(diǎn)的數(shù)據(jù)為1時，通過判斷節(jié)點(diǎn)置位使能信號置高電平，將所述第二電壓源的高電平信號傳至判斷節(jié)點(diǎn)；當(dāng)所述第一鎖存器的第一鎖存點(diǎn)的數(shù)據(jù)為0時，所述判斷節(jié)點(diǎn)置位使能信號置高電平時仍維持所述判斷節(jié)點(diǎn)的數(shù)據(jù)包括：

當(dāng)?shù)谝绘i存器的第一鎖存點(diǎn)的數(shù)據(jù)為1時，所述第二電壓源信號拉高，第一PMOS管的柵極在所述第一鎖存器的第二鎖存點(diǎn)的低電平信號控制下導(dǎo)通所述第二電壓源信號，第十一NMOS管關(guān)斷，第九NMOS管在所述判斷節(jié)點(diǎn)置位使能信號置高電平時導(dǎo)通，以將所述第二電壓源的高電平信號傳至判斷節(jié)點(diǎn)；

當(dāng)所述第一鎖存器的第一鎖存點(diǎn)的數(shù)據(jù)為0時，所述第二電壓源信號拉低，所述第一PMOS管的柵極在所述第一鎖存器的第二鎖存點(diǎn)的高電平信號控制下關(guān)斷，所述第十一NMOS管關(guān)斷，第九NMOS管在所述判斷節(jié)點(diǎn)置位使能信號置高電平時導(dǎo)通。

本發(fā)明實(shí)施例還提供一種非易失性存儲器，所述存儲器包括：頁緩存器陣列；

所述頁緩存器陣列采用上述的非易失性存儲器的頁緩存器電路。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下有益效果：

本發(fā)明實(shí)施例的技術(shù)方案通過設(shè)置所述用于調(diào)節(jié)判斷節(jié)點(diǎn)的電位的選擇性置1電路，所述判斷節(jié)點(diǎn)位于讀取電路和所述選擇性置1電路之間，所述選擇性置1電路通過第一輸入端與第一鎖存器的第一鎖存點(diǎn)耦接，通過第二輸入端與第二鎖存器的第二鎖存點(diǎn)耦接，通過輸出端與所述判斷節(jié)點(diǎn)耦接，在所述讀取電路讀取所述非易失性存儲器的存儲元的數(shù)據(jù)至所述判斷節(jié)點(diǎn)后，在第二電壓源和判斷節(jié)點(diǎn)置位使能信號的控制下，根據(jù)所述第一鎖存器中第一鎖存點(diǎn)的數(shù)據(jù)對所述判斷節(jié)點(diǎn)進(jìn)行選擇性置1操作，由于所述第二輸入端 與所述第一鎖存器的第二鎖存點(diǎn)耦接，只需通過與所述第二鎖存點(diǎn)耦接的開關(guān)單元在第二鎖存點(diǎn)的低電位信號下導(dǎo)通即可傳送所述第二電壓源的信號，從而可以采用耐壓性較低的開關(guān)器件，進(jìn)而可以減小頁緩存器電路的面積，同時提高頁緩存器電路的可靠性。

附圖說明

圖1是現(xiàn)有技術(shù)的一種非易失性存儲器的頁緩存器電路中實(shí)現(xiàn)選擇性置1操作的電路結(jié)構(gòu)示意圖；

圖2是本發(fā)明實(shí)施例中的一種非易失性存儲器的頁緩存器電路的結(jié)構(gòu)示意圖；

圖3是本發(fā)明實(shí)施例中的一種非易失性存儲器的頁緩存器電路的結(jié)構(gòu)示意圖；

圖4是本發(fā)明實(shí)施例中的一種非易失性存儲器的頁緩存器電路的結(jié)構(gòu)示意圖；

圖5是本發(fā)明實(shí)施例中的一種非易失性存儲器的結(jié)構(gòu)示意圖。

具體實(shí)施方式

如前所述，圖1所示，現(xiàn)有技術(shù)的頁緩存器電路中的電路10完成了選擇性置1的操作，然而，現(xiàn)有技術(shù)中的頁緩存器電路由于采用所述電路10，存在輻照條件下容易產(chǎn)生漏電、面積較大的問題。

本發(fā)明實(shí)施例的非易失性存儲器的頁緩存器電路由于設(shè)置用于調(diào)節(jié)判斷節(jié)點(diǎn)的電位的選擇性置1電路，所述判斷節(jié)點(diǎn)位于所述讀取電路和所述選擇性置1電路之間，所述選擇性置1電路通過第一輸入端與第一鎖存器的第一鎖存點(diǎn)耦接，通過第二輸入端與第一鎖存器的第二鎖存點(diǎn)耦接，通過輸出端與所述判斷節(jié)點(diǎn)耦接，在讀取電路讀取所述非易失性存儲器的存儲元的數(shù)據(jù)至所述判斷節(jié)點(diǎn)后，在第二電壓源和判斷節(jié)點(diǎn)置位使能信號的控制下，根據(jù)所述第一鎖存器中第一鎖存點(diǎn)的數(shù)據(jù)對所述判斷節(jié)點(diǎn)進(jìn)行選擇性置1操作，從而提高頁緩存器電路的可靠性，減小頁緩存器電路的面積。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖 對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

圖2是本發(fā)明實(shí)施例中的一種非易失性存儲器的頁緩存器電路的結(jié)構(gòu)示意圖。所述非易失性存儲器的頁緩存器電路的結(jié)構(gòu)可以包括：第一鎖存器21、讀取電路23和用于調(diào)節(jié)判斷節(jié)點(diǎn)的電位的選擇性置1電路22(以下簡稱選擇性置1電路22)；所述判斷節(jié)點(diǎn)位于所述讀取電路23和所述選擇性置1電路22之間；

所述第一鎖存器21適于存儲來自外部I/O的數(shù)據(jù)，包括第一鎖存點(diǎn)和第二鎖存點(diǎn)；其中，所述第一鎖存點(diǎn)的信號值與外部I/O數(shù)據(jù)一致，所述第一鎖存點(diǎn)和第二鎖存點(diǎn)的電位反相；

所述選擇性置1電路22通過第一輸入端P1與所述第一鎖存點(diǎn)耦接，通過第二輸入端P2與所述第二鎖存點(diǎn)耦接，通過輸出端P3與所述判斷節(jié)點(diǎn)耦接；適于在所述讀取電路讀取所述非易失性存儲器的存儲元的數(shù)據(jù)至所述判斷節(jié)點(diǎn)后，在第二電壓源和判斷節(jié)點(diǎn)置位使能信號的控制下，根據(jù)所述第一鎖存器中第一鎖存點(diǎn)的數(shù)據(jù)對所述判斷節(jié)點(diǎn)進(jìn)行選擇性置1操作。

本發(fā)明實(shí)施例通過將所述選擇性置1電路的第一輸入端P1與所述第一鎖存點(diǎn)耦接，通過第二輸入端P2與所述第二鎖存點(diǎn)耦接，只需通過與所述第二鎖存點(diǎn)耦接的開關(guān)單元在第二鎖存點(diǎn)的低電位信號下導(dǎo)通即可傳送所述第二電壓源的信號，使得所述選擇性置1電路可以使用耐壓性較低的開關(guān)單元來傳輸所述第二電壓源，從而簡化了電路，減小頁緩存器電路的面積，同時所述第二輸入端沒有產(chǎn)生浮空節(jié)點(diǎn)使得電路功能不受影響，提升了頁緩存器電路的可靠性。

圖3是本發(fā)明實(shí)施例中的一種非易失性存儲器的頁緩存器電路的結(jié)構(gòu)示意圖。下面結(jié)合圖2和圖3進(jìn)行說明。

所述非易失性存儲器的頁緩存器電路可以包括第一鎖存器21、讀取電路23和用于調(diào)節(jié)判斷節(jié)點(diǎn)的電位的選擇性置1電路22；所述判斷節(jié)點(diǎn)N1位于所述讀取電路23和所述選擇性置1電路22之間；

在具體實(shí)施中，所述選擇性置1電路22可以包括：第一PMOS管MP1、第十一NMOS管MN11和第九NMOS管MN9；

所述第一PMOS管MP1的源極適于接入所述第二電壓源V2，所述第一PMOS管MP1的柵極作為所述選擇性置1電路的第二輸入端P2；

所述第十一NMOS管MN11的漏極與所述第一PMOS管MP1的漏極耦接，所述第十一NMOS管MN11的源極適于接入所述第二電壓源V2，所述第十一NMOS管MN11的柵極作為所述選擇性置1電路22的第一輸入端P1；

所述第九NMOS管MN9的漏極與所述第一PMOS管MP1的漏極耦接，所述九NMOS管MN9的源極作為所述選擇性置1電路22的輸出端P3，所述第九NMOS管MN9的柵極適于接入判斷節(jié)點(diǎn)置位使能信號REG。

在具體實(shí)施中，所述第一鎖存器21可以包括：第八NMOS管MN8、第一反相器T1和第二反相器T2；

所述第一反相器T1的輸入端與所述第二反相器T2的輸出端耦接，所述第一反相器T1的輸出端與所述第二反相器T2的輸入端耦接，所述第一反相器T1的輸出端作為所述第一鎖存器21的第一鎖存點(diǎn)SLR1，所述第二反相器T2的輸出端作為所述第一鎖存器21的第二鎖存點(diǎn)SLS1；

所述第八NOMS管MN8的源極與所述第二反相器T2的輸入端耦接，漏極與所述第一反相器T1的輸入端耦接，柵極適于接入第一均衡使能器信號EQ_EN1。

在具體實(shí)施中，所述讀取電路23包括第十五NMOS管MN15和第十NMOS管MN10，適于讀取所述非易失性存儲器的頁緩存器電路的存儲元中存儲的數(shù)據(jù)后在位線電壓鉗位信號的控制下傳輸所述存儲元中存儲的數(shù)據(jù)至所述判斷節(jié)點(diǎn)；

所述第十五NMOS管MN15的源極經(jīng)過所述判斷節(jié)點(diǎn)與所述選擇性置1電路的輸出端耦接，所述第十五NMOS管MN15的柵極適于接入所述位線電壓鉗位信號BLCLAMP，漏極與所述選擇電路的輸出端耦接；

所述第十NMOS管MN10的源極與所述第十五NMOS管MN15的源極耦接，所述第十NMOS管MN10的漏極適于接入第一電壓源，柵極適于接入位線預(yù)充使能信號BLPRE。

在具體實(shí)施中，所述讀取電路23讀取到所述判斷節(jié)點(diǎn)N1的數(shù)據(jù)通過第十四NMOS管MN14在數(shù)據(jù)傳輸使能信號的控制下傳至所述第一鎖存器21。

具體地，當(dāng)所述讀取電路23讀取的數(shù)據(jù)傳到所述判斷節(jié)點(diǎn)N1后，所述第二電壓源V2從0變成1，如果此時所述第一鎖存點(diǎn)SLR1的數(shù)據(jù)為1，所述第二所存點(diǎn)SLS1的數(shù)據(jù)為0，那么所述第一PMOS管MP1導(dǎo)通傳輸所述第二電壓源VDD電平至A點(diǎn)，當(dāng)所述第九NMOS管MN9在所述判斷節(jié)點(diǎn)置位使能信號的控制下導(dǎo)通，所述第二電壓源V2的高電平傳至所述判斷節(jié)點(diǎn)N1，至此，所述判斷節(jié)點(diǎn)N1從0改寫為1，這樣，經(jīng)所述第十四NMOS管MN14可寫入所述第一鎖存器21而不會改變所述第一鎖存點(diǎn)SLR1的數(shù)據(jù)，則校驗(yàn)讀取數(shù)據(jù)至N1節(jié)點(diǎn)對應(yīng)的存儲元保持原有的擦除態(tài)，而不會使存儲元因?yàn)樗龅谝绘i存點(diǎn)SLR1變?yōu)?而再次編程存儲錯誤的數(shù)據(jù)。如果初始所述第一鎖存點(diǎn)SLR1為0，第二鎖存點(diǎn)SLS1為1，所述第一PMOS管MP1和所述第十一NMOS管MN11都關(guān)斷，A點(diǎn)維持浮空狀態(tài)，當(dāng)所述第九NMOS管MN9導(dǎo)通后，由于N1點(diǎn)掛了一個比較大的顯性電容第六NMOS管MN6，此時A點(diǎn)的電荷不會影響N1的電平，N1的數(shù)據(jù)保持不變。所以雖然A點(diǎn)也是一個浮空節(jié)點(diǎn)，但它不在柵端，不影響電路功能。

本發(fā)明實(shí)施例由于使用第一PMOS管MP1，使得當(dāng)?shù)谝绘i存點(diǎn)SLR1為1時，連接所述第二鎖存點(diǎn)SLS1低電平的所述第一PMOS管MP1導(dǎo)通，而不需要高于所述第二電壓源的柵端電壓即可導(dǎo)通，從而不需要使用耐壓較高的晶體管傳輸所述第二電壓源，進(jìn)而減小了電路的面積開銷。與此同時，在上述控制傳輸所述第二電壓源對所述判斷節(jié)點(diǎn)置1的過程中，沒有在所述第一PMOS管MP1的柵端產(chǎn)生浮空節(jié)點(diǎn)，從而提高了電路的可靠性。

進(jìn)一步地，可以通過在版圖上將所述第一PMOS管MP1與所述第一鎖存器21中的PMOS管畫在同一個N阱中，從而不用額外消耗N阱面積，減小電路的面積開銷。

圖4是本發(fā)明實(shí)施例中的一種非易失性存儲器的頁緩存器電路的結(jié)構(gòu)示意圖。

在具體實(shí)施中，所述非易失性存儲器的頁緩存器電路，還可以包括：第 二鎖存器24，所述第二鎖存器24適于存儲外部I/O數(shù)據(jù)，所述第二鎖存器24包括：第三NMOS管MN3、第三反相器T3和第四反相器T4；

所述第三反相器T3的輸入端與所述第四反相器T4的輸出端耦接，所述第三反相器T3的輸出端與所述第四反相器T4的輸入端耦接，所述第三反相器T3的輸出端作為所述第二鎖存器24的輸出端；

所述第三NMOS管MN3的漏極與所述第三反相器T3的輸入端耦接，源極與所述第四反相器T4的輸入端耦接，所述第三NMOS管MN3的柵極適于接入第二均衡使能信號EQ_EN1。

在具體實(shí)施中，所述非易失性存儲器的頁緩存器電路還可以包括：第五NMOS管MN15、第六NMOS管MN16和第十四NMOS管MN14；

參見圖3，所述第十四NMOS管MN14的源極與所述第一鎖存器21的第一鎖存點(diǎn)SLR1耦接，漏極經(jīng)所述判斷節(jié)點(diǎn)N1與所述選擇性置1電路22的輸出端P3耦接，柵極適于接入數(shù)據(jù)傳輸使能信號BLCD1。

具體地，從所述讀取電路23讀取到所述判斷節(jié)點(diǎn)N1的數(shù)據(jù)在數(shù)據(jù)傳輸使能信號BLCD1的控制下，可以寫入所述第一鎖存器21。

所述第六NMOS管MN6的源極與漏極耦接并接地，所述第六NMOS管MN6的柵極與所述第五MOS管MN5的漏極耦接。

所述第五NMOS管MN5的源極與所述第二鎖存器24的輸出端耦接，柵極適于接入第二數(shù)據(jù)傳輸使能信號BLCD2，漏極適于通過所述判斷節(jié)點(diǎn)N1與所述選擇性置1電路22的輸出端耦接。

在具體實(shí)施中，所述非易失性存儲器的頁緩存器電路還可以包括：判斷電路25，所述判斷電路25可以包括：第七NMOS管MN7；適于根據(jù)第一鎖存器21中存儲的數(shù)據(jù)來判斷編程校驗(yàn)的結(jié)果；所述第七NMOS管MN7的柵極與所述第一鎖存器21的第二鎖存點(diǎn)SLS1耦接，源極適于接地，漏極適于接入校驗(yàn)結(jié)果信號PB_P_UP。

具體地，所述判斷電路25由所述第二鎖存點(diǎn)SLS1控制，如果SLR1＝0，那么SLS1為1，所述第七NMOS管MN7導(dǎo)通會下拉信號所述校驗(yàn)結(jié)果信號 PB_P_UP。非易失性存儲器的頁緩存器電路陣列的頁緩存器間的所述校驗(yàn)結(jié)果信號PB_P_UP都接在一起，只要有一個頁緩存器電路中的SLR1為0，那么所述校驗(yàn)結(jié)果信號PB_P_UP就會變成0。如果所有頁緩存器陣列的頁緩存器中的SLS1都為0，那么所述校驗(yàn)結(jié)果信號PB_P_UP就會由于弱上拉而維持高電平。因此所述校驗(yàn)結(jié)果信號PB_P_UP就反映了所述第一鎖存器21中數(shù)據(jù)的情況，在編程校驗(yàn)中，如果最終所有頁緩存器的第二鎖存點(diǎn)SLS1都為0，那么此時PB_P_UP為高就表示編程成功了。

在具體實(shí)施中，所述非易失性存儲器的頁緩存器電路還可以包括：選擇電路26，所述選擇電路26可以包括：第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18和第十九NMOS管MN19；適于選擇需要傳輸數(shù)據(jù)的位線；

所述第十六NMOS管MN16的柵極適于接入偶位線選通信號BLSE，源極通過接入偶數(shù)比特線與所述非易失性存儲器的存儲元耦接，漏極與所述第十五NMOS管MN15的漏極耦接并作為所述選擇電路26的輸出端；

所述第十七NMOS管MN17的漏極與所述第十六NMOS管MN16的源極耦接，柵極適于接入偶位線屏蔽信號YBLE，源極適于接入位線屏蔽電壓信號YBLE；

所述第十八NMOS管MN18的源極與所述第十七NMOS管MN17的源極耦接，所述第十八NMOS管MN18的柵極適于接入奇位線屏蔽信號YBLO；

所述第十九NMOS管MN19的源極與所述第十八NMOS管MN18的漏極耦接，并通過接入奇數(shù)比特線與所述非易失性存儲器的存儲元耦接，所述第十九NMOS管MN19的漏極與所述第十六NMOS管MN16的漏極耦接，所述第十九NMOS管MN19的柵極適于接入奇位線選通信號BLSO。

本發(fā)明實(shí)施例還提供一種非易失性存儲器的頁緩存器電路的控制方法，所述方法可以包括：

在讀取電路讀取所述非易失性存儲器的存儲元的數(shù)據(jù)至所述判斷節(jié)點(diǎn)后，在第二電壓源和判斷節(jié)點(diǎn)置位使能信號的控制下，根據(jù)所述第一鎖存器中第一鎖存點(diǎn)的數(shù)據(jù)對所述判斷節(jié)點(diǎn)進(jìn)行選擇性置1操作；

所述選擇性置1操作包括：

在所述讀取電路讀取所述非易失性存儲器的存儲元的數(shù)據(jù)傳至判斷節(jié)點(diǎn)后，將第二電壓源拉高；

當(dāng)?shù)谝绘i存器的第一鎖存點(diǎn)的數(shù)據(jù)為1時，通過判斷節(jié)點(diǎn)置位使能信號置高電平，將所述第二電壓源的高電平信號傳至判斷節(jié)點(diǎn)；

當(dāng)所述第一鎖存器的第一鎖存點(diǎn)的數(shù)據(jù)為0時，所述判斷節(jié)點(diǎn)置位使能信號置高電平時仍維持所述判斷節(jié)點(diǎn)的數(shù)據(jù)。

在具體實(shí)施中，所述當(dāng)?shù)谝绘i存器的第一鎖存點(diǎn)的數(shù)據(jù)為1時，通過判斷節(jié)點(diǎn)置位使能信號置高電平，將所述第二電壓源的高電平信號傳至判斷節(jié)點(diǎn)；當(dāng)所述第一鎖存器的第一鎖存點(diǎn)的數(shù)據(jù)為0時，所述判斷節(jié)點(diǎn)置位使能信號置高電平時仍維持所述判斷節(jié)點(diǎn)的數(shù)據(jù)包括：

當(dāng)?shù)谝绘i存器的第一鎖存點(diǎn)的數(shù)據(jù)為1時，所述第二電壓源信號拉高，第一PMOS管的柵極在所述第一鎖存器的第二鎖存點(diǎn)的低電平信號控制下導(dǎo)通所述第二電壓源信號，第十一NMOS管關(guān)斷，第九NMOS管在所述判斷節(jié)點(diǎn)置位使能信號置高電平時導(dǎo)通，以將所述第二電壓源的高電平信號傳至判斷節(jié)點(diǎn)；

當(dāng)所述第一鎖存器的第一鎖存點(diǎn)的數(shù)據(jù)為0時，所述第二電壓源信號拉低，所述第一PMOS管的柵極在所述第一鎖存器的第二鎖存點(diǎn)的高電平信號控制下關(guān)斷，所述第十一NMOS管關(guān)斷，第九NMOS管在所述判斷節(jié)點(diǎn)置位使能信號置高電平時導(dǎo)通。

圖5是本發(fā)明實(shí)施例中的一種非易失性存儲器的結(jié)構(gòu)示意圖。所述非易失性存儲器的結(jié)構(gòu)可以包括：頁緩存器陣列51，所述頁緩存器陣列51采用圖1至圖3中所述的所述的非易失性存儲器的頁緩存器電路。

在具體實(shí)施中，所述非易失性存儲器的結(jié)構(gòu)還包括電壓產(chǎn)生模塊52、控制邏輯53、橫向譯碼單元54、縱向譯碼單元55和存儲元陣列56。

具體實(shí)施中，所述頁緩存器陣列51耦接于所述縱向譯碼單元55與所述存儲元陣列之間56。

本領(lǐng)域技術(shù)人員可以理解所述電壓產(chǎn)生模塊52、控制邏輯53、橫向譯碼單元54、縱向譯碼單元55和存儲元陣列56的結(jié)構(gòu)與功能，在此不再贅述。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。