本發(fā)明是有關(guān)于一種基于電阻式存儲器裝置的高密度存儲單元陣列，且特別是有關(guān)于電阻式存儲器裝置的驗證架構(gòu)。

背景技術(shù)：

電阻式存儲器(Resistive random access memory，簡稱為RRAM或ReRAM)是非揮發(fā)性存儲器的一種。電阻式存儲器包含的金屬氧化材料(metal oxide material)的電阻值，會因為在集成電路內(nèi)，被施加合適電平的電氣脈沖的緣故，而在兩個或以上的穩(wěn)定電阻值范圍間改變。電阻值可通過隨機存取的方式而被讀取或?qū)懭搿ｑ罱又链鎯卧?memory cell)的存取線(line)亦連接至用于進行如設(shè)定(SET)操作與重置(RESET)操作的電路。其中，SET操作與RESET操作會改變存儲器元件的狀態(tài)，進而存儲或抹除數(shù)據(jù)。

若未能成功存儲數(shù)據(jù)，現(xiàn)有技術(shù)會強化操作條件，例如使用強度較強及/或期間較長的操作脈沖。然而，此種強化操作條件的作法，會使存儲器元件承受壓力與損壞存儲器元件，進而使裝置的可靠度因為經(jīng)過重復(fù)使用而降低。

為了減少存儲器元件所承受的壓力與損壞，亟需開發(fā)用于電阻式存儲器的新驗證架構(gòu)。

技術(shù)實現(xiàn)要素：

本案技術(shù)的不同實施例中，不需要在編程驗證操作失敗后增加后續(xù)脈沖的強度才能使編程能成功。由于不需要增加脈沖強度的關(guān)系，讓存儲器裝置承受較少的壓力，并能提升存儲器裝置的可靠度。在編程驗證操作失敗的情況下，本案技術(shù)的不同實施例會在編程驗證操作失敗之后、后續(xù)編程脈沖之前，對存儲單元件施加與編程脈沖極性相反的脈沖。

根據(jù)本發(fā)明的一方面，提出一種集成電路，包含：一可編程控制元件，包含金屬氧化物；以及一電路，耦接至該可編程控制元件，該電路用于執(zhí)行一編程-驗證操作。

編程-驗證操作包含(i)一編程操作與一驗證操作的一初始周期，以及(ii)在該初始周期后，于該可編程控制元件的該存儲單元電阻值不在該電阻值的目標范圍內(nèi)時，重復(fù)進行在該驗證操作后接續(xù)的至少一后續(xù)周期。

初始周期所包含的一初始編程操作，用于建立該可編程控制元件的一存儲單元電阻值(cell resistance)。該初始編程操作包含將具有一第一極性的一初始編程脈沖施加至該可編程控制元件。初始周期所包含的一初始驗證操作，用于判斷該可編程控制元件的該存儲單元電阻值是否介于一電阻值的目標范圍內(nèi)。

重復(fù)進行接續(xù)在該驗證操作后的至少一后續(xù)周期，直到該可編程控制元件的該存儲單元電阻值介于該電阻值的目標范圍內(nèi)。該至少一后續(xù)周期包含：施加具有一第二極性的一附加脈沖至該可編程控制元件。該初始編程脈沖的該第一極性以及該附加脈沖的該第二極性彼此反向。該至少一后續(xù)周期包含進行一后續(xù)編程操作，包含將具有該第一極性的一后續(xù)編程脈沖施加至該可編程控制元件。該至少一后續(xù)周期包含進行一后續(xù)驗證操作，用于判斷該可編程控制元件的該存儲單元電阻值是否介于該電阻值的目標范圍內(nèi)。

在集成電路的部分實施例中，該至少一后續(xù)周期重復(fù)執(zhí)行，直到該可編程控制元件的該存儲單元電阻值介于該電阻值的目標范圍內(nèi)，或是執(zhí)行該編程操作與該驗證操作的周期達到一最大數(shù)量。

在集成電路的部分實施例中，該初始編程脈沖與該后續(xù)編程脈沖為重置脈沖。在集成電路的部分實施例中，該初始編程脈沖與該后續(xù)編程脈沖為設(shè)定脈沖。

在集成電路的部分實施例中，該初始編程脈沖的一第一強度至少等于在該后續(xù)周期中，用于進行該后續(xù)編程操作的該后續(xù)編程脈沖的強度。

在集成電路的部分實施例中，另一編程操作包含進行另一編程操作與另一驗證操作的另一初始周期，以及更進一步接續(xù)在該另一編程操作與該另一驗證操作后的后續(xù)周期。

在集成電路的部分實施例中，在該至少一接續(xù)周期后，該編程操作的累積通過率超過97％。

在集成電路的部分實施例中，該可編程控制元件具有一可編程的電阻值。

根據(jù)本發(fā)明的另一方面，提出一種集成電路，包含：一存儲單元陣列，具有包含金屬氧化物的可編程控制元件；以及耦接至該存儲單元陣列的一電路。如下所述，該電路用于對該存儲單元陣列內(nèi)的至少一第一存儲單元執(zhí)行一編程-驗證(program-verify)操作。

在集成電路的部分實施例中，該存儲單元陣列所包含的一第一部分(subset)存儲單元的電阻值，只需經(jīng)過該編程操作與該驗證操作的該初始周期，即被編程在該電阻值的目標范圍內(nèi)；該存儲單元陣列所包含的一第二部分存儲單元的電阻值，在經(jīng)過該編程操作與該驗證操作的該初始周期，以及經(jīng)過該編程操作與該驗證操作的至少一后續(xù)周期后，被編程在該電阻值的目標范圍內(nèi)。該存儲單元陣列的該第一部分存儲單元所對應(yīng)的一第一平均電阻值至少等于該存儲單元陣列的該第二部分存儲單元所對應(yīng)的一第二平均電阻值。

在集成電路的部分實施例中，一第一電阻值分布源自于利用重置脈沖而對該存儲單元陣列實施編程-驗證操作，以及一第二電阻值分布源自于利用設(shè)定脈沖而對該存儲單元陣列實施編程-驗證操作。一開放的電阻窗口區(qū)隔為第一電阻值分布的最低部分以及該第二電阻值分布的最高部分的區(qū)間。在集成電路的部分實施例中，在該編程操作與該驗證操作的該初始周期后，即在彼此重疊的第一電阻值分布以及第二電阻值分布間產(chǎn)生該開放的電阻窗口。

在集成電路的部分實施例中，盡管該初始編程脈沖的一第一強度至少等于在該后續(xù)周期中，用于進行該后續(xù)編程操作的該后續(xù)編程脈沖的強度，該存儲單元陣列的一累積通過速率(a cumulative pass rate)隨著附加在該編程操作與該驗證操作后的后續(xù)周期而增加。

根據(jù)本發(fā)明的另一方面，提出一種方法，包含以下步驟：對包含一可編程控制元件的至少一第一存儲單元執(zhí)行一編程-驗證操作，其中該可編程控制元件包含在一集成電路內(nèi)的一存儲單元陣列中的一金屬氧化物。如下所述，該編程驗證操作包含：(i)實現(xiàn)一編程操作與一驗證操作的一初始周期；以及(ii)重復(fù)實現(xiàn)接續(xù)在該驗證操作后的至少一后續(xù)周期。

為了對本發(fā)明的上述及其他方面有更好的了解，下文特舉優(yōu)選實施例，并配合所附附圖，作詳細說明如下：

附圖說明

圖1，其是以電壓相對時間代表在編程驗證操作失敗后，使用具有強度較強的重置編程操作脈沖序列的示意圖。

圖2，其是以電壓相對時間代表在編程驗證操作失敗后，以(i)不具有強度較強的重置編程操作脈沖序列，以及(ii)與RESET編程操作脈沖的極性彼此相反的反向極性脈沖的示意圖。

圖3，其是以電壓相對于時間代表在編程驗證操作失敗后，以(i)不具有強度較強的重置編程操作脈沖序列，以及(ii)與SET編程操作脈沖的極性彼此相反的反向極性脈沖的示意圖。

圖4A，其是根據(jù)一實施例的存儲單元的示意圖。

圖4B、圖4C，其是因應(yīng)不同方式設(shè)置的源極線與位線而改變對存儲單元施加偏壓方式的示意圖。

圖5，其是二極管存取裝置的交點(cross-point)存儲單元陣列的示意圖。

圖6，其是例示可變電阻存儲單元的簡化剖面圖(cross-sectional view)。

圖7，其是編程操作脈沖不重復(fù)的情況下，存儲單元陣列的電阻值分布的累積機率的示意圖。

圖8、圖9，其是存儲單元陣列分別為低電阻狀值態(tài)分布與高電阻值狀態(tài)分布的示意圖。

圖10，其是在SET編程操作脈沖后與RESET編程操作脈沖后，存儲單元陣列的電阻值分布的累積機率的示意圖，用于說明不經(jīng)過編程驗證的情況不具有電阻窗口。

圖11，其是在SET編程操作脈沖后與RESET編程操作脈沖后，存儲單元陣列的電阻值分布的累積機率的示意圖，用于說明經(jīng)過循環(huán)后的電阻值狀態(tài)將降低。

圖12、圖13，其是在SET-RESET-SET序列的操作后，SET狀態(tài)的電阻值軌跡示意圖。

圖14～圖17，其是通過SET-RESET-SET-RESET序列的操作存儲單元陣列時，以字線的位置代表垂直位置、以位線的位置代表水平位置的電阻值映像的示意圖。

圖18，其是編程-編程驗證操作的周期的流程圖。

圖19-圖21，其是在編程操作脈沖序列中，與編程操作脈沖對應(yīng)的電阻值分布的示意圖。

圖22，其是在編程操作脈沖序列中，每一個編程操作脈沖對應(yīng)的電阻值分布的示意圖。

圖23，其是在編程驗證成功后，存儲單元陣列的電阻值分布的累積機率的示意圖。

圖24，其是在各個編程-驗證循環(huán)后，對SET與RESET編程操作的通過位數(shù)量與累積通過速率的示意圖。

圖25，其是周期增加的RESET與SET電阻值的示意圖。

圖26，其是說明在SET編程操作脈沖后與RESET編程操作脈沖后，不經(jīng)過編程驗證而缺少電阻窗口的存儲單元陣列的電阻值分布的累積機率。

圖27，其是根據(jù)一實施例的集成電路的簡化方塊圖。

【符號說明】

RESET與驗證操作周期2、4、6、8

趨勢線10、20、40

RESET 1編程操作脈沖12、14、16

驗證操作22、26、30、42、46、50

反向極性脈沖24、28、44、48

SET 1編程操作脈沖32、34、36

存儲單元90 控制器101、534

晶體管102 第一電流輸送端點104

第二電流輸送端點106 存儲器元件108、128

第一存取線110 第二存取線112

第三存取線114 電流源/偏壓120

位線122 源極線124

存取晶體管126 字線127

接地電壓129 存儲單元陣列100

可變電阻存儲單元200 絕緣介電層204

黏合層206 導(dǎo)電塞208

存儲器元件210 氧化黏合層212

軌跡310、312、314、316、318、320、430、432、434、470、472、484、486、488、496、498

中心部位322、324

相同位置的存儲單元的電阻值326、328、330、332、334、336

步驟350、352、354、356、358、360、362、364

電阻值分布370、380、390、414、416、418

通過編程驗證的較高分布372

平均電阻值374、394、384、420、422、424

編程驗證臨限376、396、404、438

未通過編程驗證的較低分布378

較高分布382、392 較低分布388、398

較低的編程驗證臨限402

編程驗證406、408、410、412

上方阻值分布426 較高的編程驗證臨限440

矩形450、452、454、456、458、460、462、464

曲線466、468

編程驗證臨限或電阻修整邊界490、492

電阻窗口494 集成電路510

其他電路530 數(shù)據(jù)輸入線528

數(shù)據(jù)輸出線532 方塊524

數(shù)據(jù)總線526 位線譯碼器518

位線520 存儲單元的交點陣列500

總線522 字線譯碼器514

字線516

偏壓安排供應(yīng)電壓/電流源536

具體實施方式

請參見圖1，其是以電壓相對時間代表在編程驗證操作失敗后，使用具有強度較強的重置編程操作脈沖序列的示意圖。

選定的存儲單元會經(jīng)過多個編程重置(RESET)與驗證操作的周期。每個周期內(nèi)會產(chǎn)生一個RESET的編程操作，以及接續(xù)在其后，用于讀取該選定的存儲單元的驗證操作。

圖中所示為四個編程RESET與驗證操作周期2、4、6、8。階層增量脈沖寫入(Incremental Step Pulse Programming，簡稱為ISPP)會在每一個接續(xù)的周期中，因為驗證失敗而增加編程操作脈沖的強度。這些編程操作脈沖被命名為RESET 1、RESET 2、RESET 3與RESET 4，用以代表遞增的強度。這些編程操作脈沖的頂端以具有正斜率的趨勢線10相連接，代表編程操作脈沖強度的增加。

請參見圖2，其是以電壓相對時間代表在編程驗證操作失敗后，以(i)不具有強度較強的RESET編程操作脈沖序列，以及(ii)與RESET編程操作脈沖的極性彼此相反的反向極性脈沖的示意圖。

初始周期包含RESET 1編程操作脈沖12與接續(xù)在后的驗證操作22。在初始周期編程失敗后，后續(xù)周期包含反向極性脈沖24、RESET 1編程操作脈沖14，以及驗證操作26。若在后續(xù)周期中，驗證操作26的結(jié)果為，RESET 1編程操作脈沖14仍然編程失敗，便接著進行另一個包含反向極性脈沖28、RESET 1編程操作脈沖16，以及驗證操作30的后續(xù)周期。編程操作脈沖同樣被定義為RESET 1，用以代表編程操作脈沖的強度并未增加。平坦的趨勢線20連接至各個編程操作脈沖的頂部，用于指出強度并未增加。此實施例僅說明使用一個反向極性脈沖的情形。在其他的實施例中，可以在接續(xù)的編程操作脈沖前使用多個反向極性脈沖。

請參見圖3，其是以電壓相對于時間代表在編程驗證操作失敗后，以(i)不具有強度較強的RESET編程操作脈沖序列，以及(ii)極性與SET編程操作脈沖的極性彼此相反的反向極性脈沖的示意圖。

初始周期包含SET 1編程操作脈沖32與在其后的驗證操作42。當初始周期失敗后，后續(xù)周期包含反向極性脈沖44、SET 1編程操作脈沖34，以及驗證操作46。若在后續(xù)周期中，驗證操作46的結(jié)果為，SET 1編程操作脈沖34仍然編程失敗，便接著進行另一個包含反向極性脈沖48、SET1編程操作脈沖36，以及驗證操作50的后續(xù)周期。編程操作脈沖同樣被定義為SET 1，用以代表編程操作脈沖的強度并未增加。平坦的趨勢線40連接至各個編程操作脈沖的頂部，用于指出強度并未增加。此實施例僅說明使用一個反向極性脈沖的情形。在其他的實施例中，可以在接續(xù)的編程操作脈沖前使用多個反向極性脈沖。

請參見圖4A，其是根據(jù)一實施例的存儲單元的示意圖。存儲單元90包含一存取裝置，即晶體管102。晶體管102具有第一電流輸送端點(current carrying terminal)104、第二電流輸送端點106。存儲單元包含位于第一電流輸送端點104與第一存取線110(例如位線)間的存儲器元件108。實施例中的存取裝置例如晶體管102，包含一第二存取線112(如：源極線)，連接至第二電流輸送端點106。以及連接至晶體管102柵極的第三存取線114(例如字線)?？刂破?01用于將極性與編程操作脈沖相反的操作脈沖施加至存儲單元90。

請參見圖4B、圖4C，其是因應(yīng)不同方式設(shè)置的源極線與位線而改變對存儲單元施加偏壓方式的示意圖。

在圖4B、圖4C中，電流源/偏壓120從電流源提供電流作為SET操作使用，或是提供電壓作為RESET操作使用。在反向端點為參考電壓29如接地電壓。

在圖4B中，下述元件位于電流源/偏壓120以及接地電壓129間：位線122、存儲器元件128、由字線127控制的存取晶體管126，以及源極線124。在圖4C中，以下的元件位于電流源/偏壓120以及接地電壓129間：源極線124、由字線127控制的存取晶體管126、存儲器元件128，以及位線122。

在一個實施例中，初始RESET脈沖以及后續(xù)RESET脈沖將1.2V至5V間(例如，2.3V)的偏壓施加至圖4B的位線122、或是圖4C的源極線124，以及將為期10納秒至10微秒間(例如，800納秒)的柵極電壓1.6V至5V(例如2.8V)施加至于圖4B或圖4C的字線127。反向極性脈沖的電流為126微安培，為期800納秒(請參見較寬的SET脈沖)，其電壓的極性與RESET脈沖反向。

在另一個實施例中，初始SET脈沖以及后續(xù)SET脈沖的電流介于40至350微安培間(例如，126微安培)，為期10納秒至10微秒間(例如，約800納秒)。將反向極性脈沖的偏壓(例如2.3V)施加至圖4B的位線122，或是圖4C的源極線124；以及將2.8V的柵極電壓(為期如800納秒)(參見較寬的RESET脈沖)，施加至圖4B或圖4C的字線127，其電壓的極性與SET脈沖反向。

在不同的實施例中，通過調(diào)變脈沖高度(強度)與寬度(期間)的方式，能使電阻值的分布達到優(yōu)化。此外，可以使用強度較弱的反向脈沖，進而減少裝置的壓力。在一實施例中，在RESET 1中，編程操作脈沖12的強度或?qū)挾瓤梢源笥?、等于或小于編程操作脈沖14的強度或?qū)挾?。反向極性脈沖24，28可以等于或小于SET操作中的編程操作脈沖32，34，36的最大值。在另一實施例中，在RESET 1中，編程操作脈沖12的強度或?qū)挾瓤梢灾辽俚扔诰幊滩僮髅}沖14的強度或?qū)挾取Ｍ?，在一實施例中，在SET 1中，編程操作脈沖32的強度或?qū)挾瓤赡艽笥?、等于或小于編程操作脈沖34的高度或?qū)挾?。反向極性脈沖44，48可以等于或小于SET操作中的編程操作脈沖2，4，6，8，12，14，16的最大值。在另一實施例中，在SET 1中，編程操作脈沖32的強度或?qū)挾瓤梢灾辽俚扔诰幊滩僮髅}沖34的強度或?qū)挾取?/p>

請參見圖5，其是二極管存取裝置的交點(cross-point)存儲單元陣列的示意圖。在此類實施例中，存儲器元件108并未通過第三存取線存取。在某些實施例中，存取裝置采用的并非金屬-氧化層-半導(dǎo)體(MOS)晶體管，而是雙極性晶體管(bipolar transistors)或是二極管(diodes)?？刂破?01說明如何將與編程操作脈沖具有相反極性的反向極性脈沖施加至存儲器元件108。

請參見圖6，其是例示可變電阻存儲單元200的簡化剖面圖(cross-sectional view)。導(dǎo)電塞(conductive plug)208(底部電極)通過絕緣介電層(insulating dielectric layer)204而延伸，例如二氧化硅層(silicon dioxide layer)。在一個實施例中，導(dǎo)電塞208可包含黏合層(adhesion layer)206。導(dǎo)電塞208的一端可耦接至存取裝置，例如存取晶體管的漏極、二極管的端點或是存取線。在所示實施例中，導(dǎo)電塞為鎢塞(tungsten plugs)，且黏合層為包含側(cè)壁部與底部的氮化鈦襯墊(TiN liners)。存儲器元件210在導(dǎo)電塞208上。存儲器元件210可以是導(dǎo)電塞208的氧化物。黏合層206的上方是氧化黏合層(oxidized adhesion layer)212的區(qū)域。導(dǎo)電層202(頂部電極)至少形成在存儲器元件210上。在不同的實施例中，導(dǎo)電塞的材料可以是其他金屬，例如：鈦(Ti)、鉭(Ta)、鋁(Al)、錫(TiN)、鉭(TaN)、銅(Cu)、鋯(Zr)、釓(Gd)、鐿(Yb)以及鉿(Hf)。粘合層可以是導(dǎo)電的金屬氮化物(conductive metal nitride)，包括氮化鈦(titanium nitride)、氮化鎢(tungsten nitride)、氮化鉭(tantalum nitride)、鈦等。黏合層亦可采用金屬例如鈦。

存儲器元件可包含以下材料，例如金屬氧化物(metal oxide)，包括氧化鎢(tungsten oxide(WOx)、氧化鉿(hafnium oxide(HfOx))、氧化鈦(titanium oxide(TiOx))、氧化鉭(tantalum oxide(TaOx))、氮化鈦氧化物(titanium nitride oxide(TiNO))、氧化鎳(nickel oxide(NiOx))、氧化鐿(ytterbium oxide(YbOx))、氧化鋁(aluminum oxide(AlOx))、氧化鈮(niobium oxide(NbOx))、氧化鋅(zinc oxide(ZnOx))、氧化銅(copper oxide(CuOx))、釩氧化物(vanadium oxide(VOx))、氧化鉬(molybdenum oxide(MoOx))、氧化釕(ruthenium oxide(RuOx))、氧化銅硅(copper silicon oxide(CuSiOx))、銀氧化鋯(silver zirconium oxide(AgZrO))、鋁鎳氧化物(aluminum nickel oxide(AlNiO))、鋁鈦氧化物(aluminum titanium oxide(AlTiO))、氧化釓(gadolinium oxide(GdOx))、氧化鎵(GaOx)、氧化鋯(zirconium oxide(ZrOx))、鉻摻雜(chromium doped)SrZrO3、鉻摻雜鈦酸鍶、PCMO或LaCaMnO等。

請參見圖7，其是編程操作脈沖不重復(fù)的情況下，存儲單元陣列的電阻值分布的累積機率的示意圖。

軌跡302說明在一個RESET編程操作脈沖后，未經(jīng)過電阻值調(diào)整的陣列電阻值分布。軌跡304說明在SET編程操作脈沖后，未經(jīng)過電阻值調(diào)整的陣列電阻值分布。在RESET脈沖后的高電阻狀態(tài)與接續(xù)在SET脈沖后的低電阻狀態(tài)存在約3％的小部分重疊。

請參見圖8、圖9，其是存儲單元陣列分別為低電阻狀值態(tài)分布與高電阻值狀態(tài)分布的示意圖。

圖8說明在一個SET編程操作脈沖后，未經(jīng)過電阻值調(diào)整的低電阻值狀態(tài)分布。圖9說明在一個RESET編程操作脈沖后，未經(jīng)過電阻值調(diào)整的高電阻值狀態(tài)分布。圖8與圖9皆以高斯函數(shù)(Gaussian functions)代表SET編程操作以及RESET編程操作的統(tǒng)計特性。

請參見圖10，其是在SET編程操作脈沖后與RESET編程操作脈沖后，存儲單元陣列的電阻值分布的累積機率的示意圖，用于說明不經(jīng)過編程驗證的情況不具有電阻窗口。

軌跡310代表經(jīng)過一個SET編程操作脈沖后，未經(jīng)過電阻值調(diào)整的低電阻值狀態(tài)分布。軌跡312代表經(jīng)過一個RESET編程操作脈沖后，未經(jīng)過電阻值調(diào)整的高電阻值狀態(tài)分布。軌跡314代表存儲單元陣列的初始電阻值分布。在軌跡310的較高部分與軌跡312的較低部分并不存在電阻窗口。因此，需要通過編程驗證開啟在低電阻狀態(tài)與高電阻狀態(tài)間的電阻窗口。

請參見圖11，其是在SET編程操作脈沖后與RESET編程操作脈沖后，存儲單元陣列的電阻值分布的累積機率的示意圖，用于說明經(jīng)過循環(huán)后的電阻值狀態(tài)將降低。

軌跡316代表在SET編程后的存儲單元陣列的低電阻狀態(tài)分布。軌跡318代表在RESET編程操作脈沖后的存儲單元陣列的高電阻狀態(tài)分布。軌跡320代表存儲單元陣列的初始電阻值分布。在軌跡群316以及318中，ISPP在每一個脈沖后增加編程操作脈沖的強度，并對存儲單元的電阻式存儲器元件施加壓力。因此，軌跡319的低機率部分代表朝低電阻值方向彎折所造成的損壞的尾端存儲單元。

請參見圖12、圖13，其是在SET-RESET-SET序列的操作后，SET狀態(tài)的電阻值軌跡示意圖。

圖12以及圖13共享的垂直軸為RESET狀態(tài)的電阻值。圖12以及圖13的水平軸為SET狀態(tài)的電阻值。圖12的水平軸所代表的SET狀態(tài)位于與垂直軸向相對應(yīng)的中間RESET狀態(tài)前。圖13的水平軸所代表的SET狀態(tài)位于與垂直軸向相對應(yīng)的中間的RESET狀態(tài)后。數(shù)據(jù)點的濃淡代表同時在RESET狀態(tài)與在SET狀態(tài)中具有特定電阻值的存儲單元數(shù)量。圖12所示的最密集的數(shù)據(jù)點，代表大部分的數(shù)據(jù)點位于中心部位322。圖13所示的最密集的數(shù)據(jù)點，亦說明大部分的數(shù)據(jù)點位于中心部位324。圖12、圖13的變化代表存儲單元陣列中的特定存儲單元的電阻值是無法預(yù)測的。然而，圖12、圖13代表經(jīng)過一連串的SET-RESET-SET后的存儲單元陣列的正規(guī)化高斯分布(Gaussian distribution)。

請參見圖14～圖17，其是通過SET-RESET-SET-RESET序列的操作存儲單元陣列時，以字線的位置代表垂直位置、以位線的位置代表水平位置的電阻值映像的示意圖。

圖14為第一SET狀態(tài)的電阻值映射。接著在存儲單元陣列實現(xiàn)RESET編程。因此，圖16說明第一RESET狀態(tài)的電阻值映射。接著在存儲單元陣列進行SET編程。因此，圖15說明第二SET狀態(tài)的電阻值映射。接著，在存儲單元陣列實現(xiàn)RESET編程。因此，圖17說明第二RESET狀態(tài)的電阻值映射。在圖14-圖17所示的電阻值映像圖中，垂直位置以及水平位置對應(yīng)于字線的位置以及位線的位置。以圓圈代表在字線與位線的特定交點的存儲單元的電阻值。圖14的326、圖15的328、圖16的330以及圖17的334代表在相同位置的存儲單元的電阻值。以及，圖16的332以及圖17的336代表在相同位置的存儲單元的電阻值。每一個配對代表多個差異的順序數(shù)量(multiple magnitudes of order of difference)，無論假設(shè)在相同電阻狀態(tài)內(nèi)的相同存儲單元。

這些附圖主要說明一般情況下，因為一特定的編程操作所影響的特定存儲單元的電阻值是無法預(yù)期的。這些附圖也說明在一般的情況下，因為特定的編程操作而影響存儲單元陣列的電阻值分布是可以預(yù)見的。

據(jù)此，當編程驗證指出編程嘗試失敗時，不應(yīng)解釋為有很多個毀損(defective)的存儲單元，而應(yīng)被解讀為一種不討喜的統(tǒng)計結(jié)果(unfavorable statistical result)。因此，并不需要使用具有增加強度的編程操作脈沖的ISPP，而是施加未增加強度的編程操作脈沖。

請參見圖18，其是編程-編程驗證操作的周期的流程圖。編程操作自步驟350開始。無論是SET或RESET，編程操作的操作參數(shù)在步驟352均維持固定。舉例而言，編程操作脈沖的參數(shù)組可包含：上升時間(rise time)、下降時間(falling time)、脈沖寬度，以及脈沖強度。在步驟354中，初始周期開始于在選定存儲單元的施加編程操作脈沖。在步驟356中，初始周期接著通過編程驗證讀取選定的存儲單元。在步驟358中，隨著編程驗證讀取所顯示之，被選定的存儲單元是否被成功編程的結(jié)果不同，編程操作會結(jié)束于步驟364，或是實現(xiàn)后續(xù)編程周期。在步驟360中，后續(xù)編程周期開始于一個在所選定的存儲單元上施加的反向極性脈沖。無論編程操作脈沖為SET編程操作脈沖或RESET編程操作脈沖，反向極性脈沖的極性均與編程操作脈沖的極性相反。在步驟362中，因為不需要進一步強化編程條件的緣故，用于控制編程操作脈沖的強度操作參數(shù)并不需要增加。然而，在某些實施例中，可以選擇性的采用ISPP。自步驟354后的步驟與初始編程周期相似。另一種實現(xiàn)步驟358的作法是，若嘗試編程周期的次數(shù)已經(jīng)達到一個預(yù)設(shè)的最大次數(shù)時，停止對失敗的編程驗證再次進行編程。

請參見圖19-圖21，其是在編程操作脈沖的序列中，與編程操作脈沖對應(yīng)的電阻值分布的示意圖。盡管在先前的周期中的編程驗證失敗，但在編程以及編程驗證的后續(xù)周期內(nèi)，編程操作脈沖的強度并未增加。

在圖19中，電阻值分布370對應(yīng)于經(jīng)歷過初始周期的編程以及編程驗證的存儲單元陣列。編程驗證臨限376用于區(qū)隔通過編程驗證的較高分布372以及未通過編程驗證的較低分布378。

在圖20中，電阻值分布380對應(yīng)于經(jīng)歷過編程與編程驗證的后續(xù)周期的存儲單元陣列。連接圖19的較低分布378，以及圖20的電阻值分布380的箭頭代表，在圖19中的初始周期中編程驗證失敗的存儲單元，將會在圖20再次經(jīng)歷編程與編程驗證的后續(xù)周期。編程驗證臨限386區(qū)隔通過編程驗證的較高分布382，以及未通過編程驗證的較低分布388。

在圖21中，電阻值分布390對應(yīng)于經(jīng)歷過編程與編程驗證的另一個后續(xù)周期的存儲單元陣列。連接圖20的較低電阻值分布345，以及圖21的電阻值分布390的箭頭代表，在圖20中的編程與編程驗證的后續(xù)周期中編程驗證失敗的存儲單元，會在圖21再次經(jīng)歷另一個編程與編程驗證的后續(xù)周期。編程驗證臨限396用于區(qū)隔通過編程驗證的較高分布392以及未通過編程驗證的較低分布398。

在圖19-圖21的每一個附圖中，電阻值分布具有一平均電阻。圖19的平均電阻值為374、圖20的平均電阻值為384，以及圖21的平均電阻值為394。因為在編程與編程驗證的后續(xù)周期中，并不會增加編程操作脈沖的強度，因此平均電阻值并不會隨著周期的改變而增加。

請參見圖22，其是在編程操作脈沖的序列中，每一個編程操作脈沖對應(yīng)的電阻值分布的示意圖。與圖19-圖21不同的是，在先前周期內(nèi)的編程驗證失敗后，圖22所示的編程以及編程驗證的后續(xù)周期內(nèi)會增加編程操作脈沖的強度。

較低的編程驗證臨限402用于區(qū)別通過編程驗證408的存儲單元，以及未通過編程驗證406的存儲單元。較高的編程驗證臨限404用于區(qū)別通過編程驗證410的存儲單元，以及未通過編程驗證412的存儲單元。

電阻值分布414對應(yīng)于經(jīng)歷過編程與編程驗證的初始周期的存儲單元陣列。電阻值分布416對應(yīng)于經(jīng)歷過編程以及編程驗證的后續(xù)周期的存儲單元陣列。電阻值分布416包含在電阻值分布414中編程驗證失敗的存儲單元。電阻值分布418對應(yīng)于經(jīng)歷過編程以及編程驗證的另一個后續(xù)周期的存儲單元陣列。電阻值分布418包含在電阻值分布416中編程驗證失敗的存儲單元。

圖22中的每一個電阻值分布具有一平均電阻。電阻值分布414的平均電阻值為420、電阻值分布416的平均電阻值為422，以及電阻值分布418的平均電阻值為424。因為在編程與編程驗證的后續(xù)周期中，會逐漸增加編程操作脈沖的強度，因此平均電阻值會隨著周期的改變而增加。強度較強的編程操作脈沖會使整體的電阻值分布418向上移動。連帶的，電阻值分布418的上方阻值分布426將超過編程驗證臨限404。在存儲單元損毀的原因中，有偏高的比率(disproportionately large share)是因為電阻值分布418具有過高的上方阻值分布426。圖19-圖21并不會發(fā)生此種因為過高(overly high)的電阻值所影響，進而使失敗比率過高的情形。這是因為在圖19-圖21中，后續(xù)編程驗證周期并不會增加編程操作脈沖的強度，此種做法并不會使電阻值的分布向上偏移。

請參見圖23，其是在編程驗證成功后，存儲單元陣列的電阻值分布的累積機率的示意圖。

軌跡430以及432代表在SET編程后，存儲單元陣列的低電阻值狀態(tài)分布。軌跡430說明在編程驗證前的低電阻值狀態(tài)分布，而軌跡432說明在編程驗證后的低電阻值狀態(tài)分布。因為編程驗證的緣故，軌跡430的高電阻值部分被向下調(diào)整至低于較低的編程驗證臨限438。

軌跡434以及436代表在RESET編程后，存儲單元陣列的高電阻值狀態(tài)分布。軌跡434說明在編程驗證前的高電阻值狀態(tài)分布，而軌跡436說明在編程驗證后的高電阻值狀態(tài)分布。因為編程驗證的緣故，軌跡434的較低電阻部分被向上調(diào)整至高于較高的編程驗證臨限440。編程驗證臨限或電阻修整邊界(trimming boundaries)為30kΩ以及100kΩ，因此電阻窗口的寬度為70kΩ。

請參見圖24，其是在各個編程-驗證循環(huán)后，對SET與RESET編程操作的通過位數(shù)量與累積通過速率的示意圖。

左側(cè)的垂直軸代表通過位數(shù)量(pass bit number)，用于代表在經(jīng)過特定的操作或是經(jīng)過編程與編程驗證周期后的存儲單元數(shù)量。左側(cè)的垂直軸用于表示經(jīng)過SET以及RESET周期后，通過編程驗證的存儲單元的直方圖(bar chart)。矩形450以及458分別代表在SET以及RESET編程的操作#1后，通過編程驗證的存儲單元數(shù)量。矩形452以及460分別代表在SET以及RESET編程的操作#2后，通過編程驗證的存儲單元數(shù)量。矩形454以及462分別代表用在SET以及RESET編程的操作#3后，通過編程驗證的存儲單元數(shù)量。矩形456以及464分別代表在SET以及RESET編程的操作#4后，通過編程驗證的存儲單元數(shù)量。如利用對數(shù)單位表示的高度遞減的矩形所示，因為大部分的存儲單元會在特定的操作后順利通過驗證，后續(xù)的操作會被施加至數(shù)量較少且尚未被順利編程的剩余存儲單元。

右側(cè)的垂直軸代表經(jīng)過一特定操作或編程與編程驗證周期后的累積通過速率。右側(cè)的垂直軸用于表示曲線466以及468，分別為SET操作與RESET操作的累積通過速率。圖24代表通過速率在操作與操作間穩(wěn)定維持，此附圖亦支持圖8、圖9所介紹的編程驗證的統(tǒng)計處理(statistical treatment)。

請參見圖25，其是周期增加的RESET與SET電阻值的示意圖。軌跡470代表隨著RESET-SET周期的增加，具有1k位的存儲單元陣列在RESET狀態(tài)下的電阻值中位數(shù)與標準偏差。軌跡472代表隨著RESET-SET周期的增加，具有該1k位的存儲單元陣列在SET狀態(tài)下的電阻值中位數(shù)以及標準偏差。

請參見圖26，其是說明在SET編程操作脈沖后與RESET編程操作脈沖后，不經(jīng)過編程驗證而缺少電阻窗口的存儲單元陣列的電阻值分布的累積機率。

軌跡488為存儲單元陣列在操作前的初始阻值分布。軌跡484代表經(jīng)過SET編程后，存儲單元陣列的低電阻值狀態(tài)分布。因為編程驗證的緣故，軌跡484低于較低的編程驗證臨限或電阻修整邊界490。軌跡486及496代表經(jīng)過RESET編程后，存儲單元陣列的高電阻值狀態(tài)分布。因為編程驗證的緣故，軌跡486及498高于較高的編程驗證臨限或電阻修整邊界492。編程驗證臨限或電阻修整邊界490與492保留著電阻窗口494。電阻窗口494為存儲單元陣列的尾對尾(tail-to-tail)之間的無分布區(qū)域。

請參見圖27，其是根據(jù)一實施例的集成電路的簡化方塊圖。集成電路510包含存儲單元的交點(cross-point)陣列500。字線譯碼器514與多條字線516彼此耦接并進行電氣通信。位線(行)譯碼器與多條位線520進行電氣通信，藉以自存儲單元的交點陣列500內(nèi)的存儲單元讀取數(shù)據(jù)，或是將數(shù)據(jù)寫至存儲單元的交點陣列500內(nèi)的存儲單元。地址通過總線522提供至字線譯碼器與驅(qū)動器514以及位線譯碼器518。方塊524內(nèi)的感測放大器與數(shù)據(jù)輸入結(jié)構(gòu)通過數(shù)據(jù)總線526耦接至位線譯碼器518。數(shù)據(jù)輸入線528用于將集成電路510的輸入端口/輸出端口所提供的數(shù)據(jù)，或是集成電路510將內(nèi)部或外部的其他數(shù)據(jù)源提供的數(shù)據(jù)，傳送至方塊524的數(shù)據(jù)輸入結(jié)構(gòu)。集成電路510可能包含其他電路530，例如通用處理器或?qū)Ｓ秒娐?，或是由存儲單元陣?00支持的系統(tǒng)單芯片功能的模塊的組合。方塊524內(nèi)的感測放大器所提供的數(shù)據(jù)，通過數(shù)據(jù)輸出線532傳送至集成電路510的輸入端口/輸出端口，或是傳送至集成電路510的內(nèi)部或外部的其他數(shù)據(jù)目的端。

此例子的控制器534，利用偏壓狀態(tài)機(bias arrangement state machine)實現(xiàn)對偏壓安排供應(yīng)電壓(bias arrangement supply voltage)/電流源536的控制。例如，讀取電壓、用于SET與RESET的編程電壓，以及用于驗證SET與RESET編程的電壓。本案所屬技術(shù)領(lǐng)域的普通技術(shù)人員亦可采用專用邏輯電路(special-purpose logic circuitry)實現(xiàn)控制器534。在另一個實施例中，控制器534包含通用處理器(general-purpose processor)，通用處理器可在相同的集成電路上實現(xiàn)，通過計算機程序的執(zhí)行而控制裝置的操作。在另一個實施例中，可以使用專用邏輯電路與通用處理器的組合作為控制器534。

綜上所述，雖然本發(fā)明已以優(yōu)選實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更改與修飾。因此，本發(fā)明的保護范圍當視權(quán)利要求所界定者為準。