本申請(qǐng)享有以日本專(zhuān)利申請(qǐng)2015-175763號(hào)(申請(qǐng)日：2015年9月7日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)。

背景技術(shù)：

作為半導(dǎo)體存儲(chǔ)裝置，已知NAND(Not AND，與非)型閃速存儲(chǔ)器。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施方式提供一種能夠抑制存儲(chǔ)單元晶體管的劣化的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)。

實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具有第1動(dòng)作模式及第2動(dòng)作模式，且具備存儲(chǔ)單元晶體管、及連接于存儲(chǔ)單元晶體管的字線。在刪除存儲(chǔ)單元晶體管的數(shù)據(jù)的情況下，向存儲(chǔ)單元晶體管施加刪除脈沖。在向存儲(chǔ)單元晶體管寫(xiě)入數(shù)據(jù)的情況下，向存儲(chǔ)單元晶體管施加編程脈沖。在處于第1動(dòng)作模式時(shí)，施加第1期間的刪除脈沖或編程脈沖。在處于第2動(dòng)作模式時(shí)，施加比第1期間長(zhǎng)的第2期間的刪除脈沖或編程脈沖。

附圖說(shuō)明

圖1是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)的框圖。

圖2是第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的框圖。

圖3是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的、普通擦除模式時(shí)的各種信號(hào)的時(shí)序圖。

圖4是第1實(shí)施方式的存儲(chǔ)器系統(tǒng)中的、慢速擦除模式時(shí)的各種信號(hào)的時(shí)序圖。

圖5是表示第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中的刪除動(dòng)作的流程圖。

圖6是表示第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中的、施加刪除脈沖時(shí)的各配線的電壓的時(shí)序圖。

圖7是表示第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中的、刪除動(dòng)作時(shí)的刪除循環(huán)次數(shù)與刪除脈沖的關(guān)系的曲線圖。

圖8是第3實(shí)施方式的存儲(chǔ)器系統(tǒng)中的、普通編程模式時(shí)的各種信號(hào)的時(shí)序圖。

圖9是第3實(shí)施方式的存儲(chǔ)器系統(tǒng)中的、慢速編程模式時(shí)的各種信號(hào)的時(shí)序圖。

圖10是表示第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中的寫(xiě)入動(dòng)作的流程圖。

圖11是表示第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中的、普通編程模式時(shí)的各配線的電壓的時(shí)序圖。

圖12是表示第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中的、慢速編程模式時(shí)的各配線的電壓的時(shí)序圖。

圖13是表示第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中的、寫(xiě)入動(dòng)作時(shí)的編程循環(huán)次數(shù)與編程脈沖的關(guān)系的曲線圖。

圖14是表示第5實(shí)施方式的第1例的、存儲(chǔ)器系統(tǒng)中的暫停擦除時(shí)的存儲(chǔ)器系統(tǒng)的動(dòng)作的流程圖。

圖15是表示第5實(shí)施方式的第1例的、存儲(chǔ)器系統(tǒng)中的暫停擦除時(shí)的信號(hào)的收發(fā)與刪除動(dòng)作的關(guān)系的時(shí)序圖。

圖16是表示第5實(shí)施方式的第2例的、存儲(chǔ)器系統(tǒng)中的暫停擦除時(shí)的信號(hào)的收發(fā)與刪除動(dòng)作的關(guān)系的時(shí)序圖。

圖17是表示第6實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中的、虛擬數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)的頁(yè)面狀態(tài)的圖。

圖18是表示第6實(shí)施方式的存儲(chǔ)器系統(tǒng)中的、虛擬數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)的信號(hào)的收發(fā)與寫(xiě)入動(dòng)作的關(guān)系的時(shí)序圖。

圖19是表示第7實(shí)施方式的第1例的、存儲(chǔ)器系統(tǒng)中的刪除動(dòng)作時(shí)的控制器的動(dòng)作的流程圖。

圖20是表示第7實(shí)施方式的第2例的、存儲(chǔ)器系統(tǒng)中的寫(xiě)入動(dòng)作時(shí)的控制器的動(dòng)作的流程圖。

具體實(shí)施方式

以下，一面參照附圖一面對(duì)實(shí)施方式進(jìn)行說(shuō)明。當(dāng)進(jìn)行該說(shuō)明時(shí)，在所有附圖中， 對(duì)于相同的部分標(biāo)注相同的參照符號(hào)。

1.第1實(shí)施方式

對(duì)第1實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)進(jìn)行說(shuō)明。以下，作為半導(dǎo)體存儲(chǔ)裝置，列舉在半導(dǎo)體襯底上二維配置有存儲(chǔ)單元晶體管的平面式NAND型閃速存儲(chǔ)器為例而進(jìn)行說(shuō)明。

1.1關(guān)于構(gòu)成

1.1.1關(guān)于存儲(chǔ)器系統(tǒng)的整體構(gòu)成

首先，使用圖1，對(duì)本實(shí)施方式的存儲(chǔ)器系統(tǒng)的整體構(gòu)成進(jìn)行說(shuō)明。

如圖示般，存儲(chǔ)器系統(tǒng)1具備N(xiāo)AND型閃速存儲(chǔ)器100及控制器200。也可通過(guò)例如控制器200與NAND型閃速存儲(chǔ)器100的組合而構(gòu)成一個(gè)半導(dǎo)體存儲(chǔ)裝置，作為其例子，可列舉如SD^TM卡的存儲(chǔ)卡、或SSD(solid state drive，固態(tài)驅(qū)動(dòng)器)等。

NAND型閃速存儲(chǔ)器100具備多個(gè)存儲(chǔ)單元晶體管，非易失地存儲(chǔ)數(shù)據(jù)。NAND型閃速存儲(chǔ)器100利用NAND總線與控制器200連接，基于來(lái)自控制器200的命令進(jìn)行動(dòng)作。也就是，NAND型閃速存儲(chǔ)器100經(jīng)由數(shù)據(jù)線DQ0～DQ7，與控制器200進(jìn)行例如8比特的輸入輸出信號(hào)I/O的收發(fā)。輸入輸出信號(hào)I/O例如為數(shù)據(jù)、地址信號(hào)、及指令信號(hào)。另外，NAND型閃速存儲(chǔ)器100從控制器200，接收例如芯片使能信號(hào)CEn、指令鎖存使能信號(hào)CLE、地址鎖存使能信號(hào)ALE、寫(xiě)入使能信號(hào)WEn、及讀出使能信號(hào)REn。而且，NAND型閃速存儲(chǔ)器100向控制器200，發(fā)送待命/忙碌信號(hào)R/Bn。

芯片使能信號(hào)CEn是用來(lái)啟動(dòng)NAND型閃速存儲(chǔ)器100的信號(hào)，在low電平下得到確證。指令鎖存使能信號(hào)CLE是表示輸入輸出信號(hào)I/O為指令的信號(hào)，在high電平下得到確證。地址鎖存使能信號(hào)ALE是表示輸入輸出信號(hào)I/O為地址的信號(hào)，在high電平下得到確證。寫(xiě)入使能信號(hào)WEn是用來(lái)將所接收到的信號(hào)向NAND型閃速存儲(chǔ)器100內(nèi)擷取的信號(hào)，每次從控制器200接收指令、地址、及數(shù)據(jù)等時(shí)，均在low電平下得到確證。因此，每次觸發(fā)WEn，信號(hào)均被擷取到NAND型閃速存儲(chǔ)器100中。讀出使能信號(hào)REn是用來(lái)讓控制器200從NAND型閃速存儲(chǔ)器100讀出各數(shù)據(jù)的信號(hào)。例如讀出使能信號(hào)REn是在low電平下得到確證。待命/忙碌信號(hào)R/Bn是表示NAND型閃速存儲(chǔ)器100是否為忙碌狀態(tài)(是不能從控制器200接收指令的狀態(tài)還是能從控制器200接收指令的狀態(tài))的信號(hào)，在為忙碌狀態(tài)時(shí)成為low電平。

控制器200響應(yīng)來(lái)自主機(jī)設(shè)備的命令，對(duì)NAND型閃速存儲(chǔ)器100下達(dá)數(shù)據(jù)的讀出、寫(xiě)入、刪除等命令。另外，管理NAND型閃速存儲(chǔ)器100的存儲(chǔ)空間。

控制器200具備主機(jī)接口電路210、內(nèi)置存儲(chǔ)器(RAM：Random-Access Memory， 隨機(jī)訪問(wèn)存儲(chǔ)器)220、處理器(CPU：Central Processing Unit，中央處理器)230、緩沖存儲(chǔ)器240、NAND接口電路250、及ECC電路260。

主機(jī)接口電路210經(jīng)由控制器總線與主機(jī)設(shè)備連接，負(fù)責(zé)與主機(jī)設(shè)備的通訊。而且，將從主機(jī)設(shè)備接收到的命令及數(shù)據(jù)分別傳送到處理器230及緩沖存儲(chǔ)器240。另外，響應(yīng)處理器230的命令，將緩沖存儲(chǔ)器240內(nèi)的數(shù)據(jù)傳送到主機(jī)設(shè)備。

NAND接口電路250經(jīng)由NAND總線與NAND型閃速存儲(chǔ)器100連接，負(fù)責(zé)與NAND型閃速存儲(chǔ)器100的通訊。而且，將從處理器230接收到的命令傳送到NAND型閃速存儲(chǔ)器100，另外，在寫(xiě)入時(shí)將緩沖存儲(chǔ)器240內(nèi)的寫(xiě)入數(shù)據(jù)傳送到NAND型閃速存儲(chǔ)器100。進(jìn)而，在讀出時(shí)，將從NAND型閃速存儲(chǔ)器100讀出的數(shù)據(jù)傳送到緩沖存儲(chǔ)器240。

處理器230對(duì)控制器200整體的動(dòng)作進(jìn)行控制。例如，在從主機(jī)設(shè)備接收到寫(xiě)入命令時(shí)，響應(yīng)該命令，向NAND型閃速存儲(chǔ)器100輸出寫(xiě)入命令。在讀出及刪除時(shí)也相同。而且，處理器230執(zhí)行耗損均衡等用來(lái)管理NAND型閃速存儲(chǔ)器100的各種處理。進(jìn)而，處理器230執(zhí)行各種運(yùn)算。例如，執(zhí)行數(shù)據(jù)的加密處理或隨機(jī)化處理等。

ECC電路260執(zhí)行數(shù)據(jù)的錯(cuò)誤校正(ECC：Error Checking and Correcting，錯(cuò)誤檢查與校正)處理。

內(nèi)置存儲(chǔ)器220例如為DRAM(Dynamic Random Access Memory，動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)等半導(dǎo)體存儲(chǔ)器，作為處理器230的作業(yè)區(qū)域而使用。而且，內(nèi)置存儲(chǔ)器220保存用來(lái)管理NAND型閃速存儲(chǔ)器100的固件、及各種管理表等。

1.1.2關(guān)于半導(dǎo)體存儲(chǔ)裝置的整體構(gòu)成

其次，使用圖2，對(duì)半導(dǎo)體存儲(chǔ)裝置的整體構(gòu)成進(jìn)行說(shuō)明。如圖示般，NAND型閃速存儲(chǔ)器100大體具備核心部110及周邊電路部120。

核心部110具備存儲(chǔ)單元陣列111、行解碼器112、感測(cè)放大器113、源極線驅(qū)動(dòng)器114、及阱驅(qū)動(dòng)器115。

存儲(chǔ)單元陣列111具備多個(gè)非易失性存儲(chǔ)單元晶體管的集合即多個(gè)區(qū)塊BLK(BLK0、BLK1、…)。同一區(qū)塊BLK內(nèi)的數(shù)據(jù)例如被一次性刪除。

各個(gè)區(qū)塊BLK具備串聯(lián)連接有存儲(chǔ)單元晶體管的多個(gè)NAND串116。各個(gè)NAND串116例如包含16個(gè)存儲(chǔ)單元晶體管MT(MT0～MT15)、以及選擇晶體管ST1及ST2。存儲(chǔ)單元晶體管MT具備控制柵極與電荷存儲(chǔ)層，而非易失地保存數(shù)據(jù)。此外，存儲(chǔ)單元晶體管MT既可為在電荷存儲(chǔ)層中使用絕緣膜的MONOS(Metal Oxide Nitride OxideSilicon，金屬-氧化氮-氧化硅)型，也可為在電荷存儲(chǔ)層中使用導(dǎo)電膜的FG(Floating Gate， 浮柵)型。進(jìn)而，存儲(chǔ)單元晶體管MT的個(gè)數(shù)并不限于16個(gè)，也可為8個(gè)、32個(gè)、64個(gè)、或128個(gè)等，其數(shù)量不受限定。

存儲(chǔ)單元晶體管MT0～MT15的電流路徑串聯(lián)連接。該串聯(lián)連接的一端側(cè)的存儲(chǔ)單元晶體管MT0的漏極連接于選擇晶體管ST1的源極，另一端側(cè)的存儲(chǔ)單元晶體管MT15的源極連接于選擇晶體管ST2的漏極。

位于同一區(qū)塊BLK內(nèi)的選擇晶體管ST1的柵極共同連接于同一選擇柵極線SGD。在圖2的例子中，位于區(qū)塊BLK0的選擇晶體管ST1的柵極共同連接于選擇柵極線SGD0，位于區(qū)塊BLK1的未圖示的選擇晶體管ST1的柵極共同連接于選擇柵極線SGD1。同樣地，位于同一區(qū)塊BLK內(nèi)的選擇晶體管ST2的柵極共同連接于同一選擇柵極線SGS。

另外，區(qū)塊BLK內(nèi)的各NAND串116的存儲(chǔ)單元晶體管MT的控制柵極分別共同連接于不同的字線WL0～WL15。

另外，在存儲(chǔ)單元陣列111內(nèi)呈矩陣狀配置的NAND串116中、位于同一列的NAND串116的選擇晶體管ST1的漏極共同連接于任一位線BL(BL0～BL(N－1)，(N－1)為1以上的自然數(shù))。也就是，位線BL在多個(gè)區(qū)塊BLK間將NAND串116共同連接。另外，位于各區(qū)塊BLK內(nèi)的選擇晶體管ST2的源極共同連接于源極線SL。也就是，源極線SL例如在多個(gè)區(qū)塊BLK間將NAND串116共同連接。

行解碼器112例如在數(shù)據(jù)的寫(xiě)入、及讀出時(shí)，對(duì)區(qū)塊BLK的地址或頁(yè)面的地址進(jìn)行解碼，選擇與作為對(duì)象的頁(yè)面對(duì)應(yīng)的字線。而且，行解碼器112向選擇區(qū)塊BLK的選擇字線WL、非選擇字線WL、以及選擇柵極線SGD及SGS施加適當(dāng)?shù)碾妷骸?/p>

感測(cè)放大器113在讀出數(shù)據(jù)時(shí)，感應(yīng)從存儲(chǔ)單元晶體管向位線讀出的數(shù)據(jù)。另外，在寫(xiě)入數(shù)據(jù)時(shí)，將寫(xiě)入數(shù)據(jù)傳送到存儲(chǔ)單元晶體管MT。

源極線驅(qū)動(dòng)器114向源極線SL施加電壓。

阱驅(qū)動(dòng)器115向形成NAND串116的p型阱區(qū)域(即存儲(chǔ)單元晶體管MT的背柵極)施加電壓。

周邊電路部120具備定序器121、電壓產(chǎn)生電路122、及寄存器123。

定序器121對(duì)NAND型閃速存儲(chǔ)器100整體的動(dòng)作進(jìn)行控制。

電壓產(chǎn)生電路122產(chǎn)生數(shù)據(jù)的寫(xiě)入、讀出、及刪除所需的電壓，并將該電壓供給到行解碼器112、感測(cè)放大器113、源極線驅(qū)動(dòng)器114、阱驅(qū)動(dòng)器115等。

寄存器123保存各種信號(hào)。例如，保存數(shù)據(jù)的寫(xiě)入或刪除動(dòng)作的狀態(tài)，由此通知控制器200動(dòng)作是否已經(jīng)正常完成?；蛘撸拇嫫?23也能夠保存各種表格。

此外，在本例中，以存儲(chǔ)單元晶體管MT二維配置在半導(dǎo)體襯底上的情況為例而進(jìn)行說(shuō)明，但也可為所述存儲(chǔ)單元晶體管MT三維積層在半導(dǎo)體襯底上方的情況。

關(guān)于三維積層式NAND型閃速存儲(chǔ)器中的存儲(chǔ)單元陣列111的構(gòu)成，例如記載在2009年3月19日提出申請(qǐng)的、名為“三維積層非易失性半導(dǎo)體存儲(chǔ)器”的美國(guó)專(zhuān)利申請(qǐng)12/407,403號(hào)中。另外，記載在2009年3月18日提出申請(qǐng)的、名為“三維積層非易失性半導(dǎo)體存儲(chǔ)器”的美國(guó)專(zhuān)利申請(qǐng)12/406,524號(hào)、2010年3月25日提出申請(qǐng)的、名為“非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法”的美國(guó)專(zhuān)利申請(qǐng)12/679,991號(hào)、2009年3月23日提出申請(qǐng)的、名為“半導(dǎo)體存儲(chǔ)器及其制造方法”的美國(guó)專(zhuān)利申請(qǐng)12/532,030號(hào)中。這些專(zhuān)利申請(qǐng)的整體通過(guò)參照而引用在本申請(qǐng)的說(shuō)明書(shū)中。

進(jìn)而，數(shù)據(jù)的刪除范圍并不限定于1個(gè)區(qū)塊BLK，也可為多個(gè)區(qū)塊BLK的數(shù)據(jù)被一次性刪除，還可為1個(gè)區(qū)塊BLK內(nèi)的部分區(qū)域的數(shù)據(jù)被一次性刪除。

關(guān)于數(shù)據(jù)的刪除，例如記載在2010年1月27日提出申請(qǐng)的、名為“非易失性半導(dǎo)體存儲(chǔ)裝置”的美國(guó)專(zhuān)利申請(qǐng)12/694,690號(hào)中。另外，記載在2011年9月18日提出申請(qǐng)的、名為“非易失性半導(dǎo)體存儲(chǔ)裝置”的美國(guó)專(zhuān)利申請(qǐng)13/235，389號(hào)中。這些專(zhuān)利申請(qǐng)的整體通過(guò)參照而引用在本申請(qǐng)的說(shuō)明書(shū)中。

1.2關(guān)于數(shù)據(jù)的刪除動(dòng)作

其次，對(duì)本實(shí)施方式的數(shù)據(jù)的刪除動(dòng)作進(jìn)行說(shuō)明。刪除動(dòng)作包括為了使存儲(chǔ)單元晶體管MT的閾值降低(向負(fù)電壓方向偏移)而施加刪除脈沖的動(dòng)作，及對(duì)施加了刪除脈沖的結(jié)果，存儲(chǔ)單元晶體管MT的閾值是否變得低于目標(biāo)值進(jìn)行判定的擦除驗(yàn)證。而且，刪除動(dòng)作存在被稱(chēng)為“普通擦除模式”與“慢速擦除模式”的2個(gè)擦除模式，NAND型閃速存儲(chǔ)器100基于從控制器200接收的指令，在任一擦除模式下進(jìn)行刪除動(dòng)作。在普通擦除模式與慢速擦除模式下，刪除脈沖的條件不同。具體來(lái)講，對(duì)于存儲(chǔ)單元晶體管MT的背柵極的施加電壓及施加時(shí)間不同。慢速擦除模式時(shí)的刪除脈沖的電位比普通擦除模式時(shí)低，施加期間比普通擦除模式時(shí)長(zhǎng)。以下，對(duì)刪除動(dòng)作的詳細(xì)情況進(jìn)行說(shuō)明。

1.2.1關(guān)于控制器200的動(dòng)作

首先，對(duì)刪除動(dòng)作時(shí)的控制器200的動(dòng)作進(jìn)行說(shuō)明。

1.2.1.1關(guān)于普通擦除模式時(shí)

首先，使用圖3，對(duì)普通擦除模式時(shí)的控制器200的動(dòng)作進(jìn)行說(shuō)明。

如圖示般，處理器230首先向NAND型閃速存儲(chǔ)器100輸出指令“60h”，并且確證(“H”電平)CLE，所述指令“60h”下達(dá)執(zhí)行刪除動(dòng)作的通知。

接著，處理器230輸出地址數(shù)據(jù)“ADD”，并且確證(“H”電平)ALE。此外，在圖 3的例子中，將地址數(shù)據(jù)設(shè)定為1個(gè)周期的數(shù)據(jù)，但為了發(fā)送列地址及行地址等，也可為多個(gè)周期。此外，行地址也可包含區(qū)塊地址、頁(yè)面地址。進(jìn)而，頁(yè)面地址也可包含例如字線WL、奇數(shù)/偶數(shù)位線(E/O)、串地址、或與下位頁(yè)面/中間頁(yè)面/上位頁(yè)面(L/M/U)等相關(guān)的信息。

關(guān)于頁(yè)面地址的構(gòu)成，例如記載在2013年3月4日提出申請(qǐng)的、名為“非易失性半導(dǎo)體存儲(chǔ)裝置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”的美國(guó)專(zhuān)利申請(qǐng)13/784,753號(hào)中。本專(zhuān)利申請(qǐng)的整體通過(guò)參照而引用在本申請(qǐng)的說(shuō)明書(shū)中。

進(jìn)而，處理器230輸出普通擦除指令“D0h”，并且確證CLE。

每次觸發(fā)WEn，這些指令及地址均被存儲(chǔ)在NAND型閃速存儲(chǔ)器100的例如寄存器123中。

響應(yīng)指令“D0h”，NAND型閃速存儲(chǔ)器100在普通擦除模式下開(kāi)始刪除動(dòng)作，變成忙碌狀態(tài)(R/Bn＝“L”)。以下，將忙碌狀態(tài)的期間，即普通擦除模式下的刪除動(dòng)作期間設(shè)為tERASE_nr。

如果刪除動(dòng)作完成，那么NAND型閃速存儲(chǔ)器100變成待命狀態(tài)，R/Bn恢復(fù)為“H”電平。

1.2.1.2關(guān)于慢速擦除模式時(shí)

其次，使用圖4，對(duì)慢速擦除模式時(shí)的控制器200的動(dòng)作進(jìn)行說(shuō)明。以下，僅對(duì)與普通擦除模式不同的點(diǎn)進(jìn)行說(shuō)明。

如圖示般，處理器230在輸出地址后，輸出慢速擦除指令“yyh”，并且確證CLE。然后，響應(yīng)指令“yyh”，NAND型閃速存儲(chǔ)器100在慢速擦除模式下開(kāi)始刪除動(dòng)作，變成忙碌狀態(tài)(R/Bn＝“L”)。如果將這時(shí)的忙碌狀態(tài)的期間設(shè)為tERASE_sl，那么在刪除循環(huán)次數(shù)相同的情況下，形成為tERASE_sl＞tERASE_nr的關(guān)系。

1.2.2關(guān)于NAND型閃速存儲(chǔ)器100的動(dòng)作

其次，對(duì)刪除動(dòng)作時(shí)的NAND型閃速存儲(chǔ)器100的動(dòng)作進(jìn)行說(shuō)明。

1.2.2.1關(guān)于刪除動(dòng)作的整體流程

首先，使用圖5，對(duì)刪除動(dòng)作的整體流程進(jìn)行說(shuō)明。

如圖示般，首先，定序器121從控制器200接收刪除命令(刪除指令及地址)(步驟S101)。

在定序器121從控制器200接收到普通擦除指令“D0h”的情況下(步驟S102_Yes)，定序器121選擇普通擦除模式(步驟S103)。

然后，定序器121響應(yīng)所接收到的指令“D0h”，開(kāi)始刪除動(dòng)作，首先，施加刪除脈沖。更加具體來(lái)講，按照定序器121的命令，阱驅(qū)動(dòng)器115向形成有存儲(chǔ)單元晶體管的p型阱區(qū)域施加刪除脈沖(步驟S104)。

接著，定序器121執(zhí)行擦除驗(yàn)證(步驟S105)。以下，將判定已經(jīng)刪除存儲(chǔ)單元晶體管MT的數(shù)據(jù)的狀態(tài)稱(chēng)為“通過(guò)擦除驗(yàn)證”，將判定數(shù)據(jù)的刪除尚未完成的狀態(tài)稱(chēng)為“未通過(guò)擦除驗(yàn)證”。

在通過(guò)擦除驗(yàn)證的情況下，刪除動(dòng)作結(jié)束(步驟S106_Yes)。另一方面，在未通過(guò)擦除驗(yàn)證的情況下(步驟S106_No)，定序器121對(duì)刪除循環(huán)次數(shù)是否為預(yù)先設(shè)定的上限次數(shù)進(jìn)行判定(步驟S107)。以下，將重復(fù)刪除脈沖的施加與擦除驗(yàn)證稱(chēng)為“刪除循環(huán)”。定序器121重復(fù)刪除脈沖的施加與擦除驗(yàn)證，直至通過(guò)擦除驗(yàn)證、或刪除循環(huán)的次數(shù)達(dá)到上限次數(shù)為止。

在刪除循環(huán)達(dá)到了上限次數(shù)的情況下(步驟S107_Yes)，定序器121結(jié)束刪除動(dòng)作，并報(bào)告控制器200刪除動(dòng)作未正常完成。

在刪除循環(huán)未達(dá)到上限次數(shù)的情況下(步驟S107_No)，定序器121返回到步驟S104，再次施加刪除脈沖。也就是，阱驅(qū)動(dòng)器115向p型阱區(qū)域施加刪除脈沖。

另外，在定序器121從控制器200接收到慢速擦除指令“yyh”的情況下(步驟S102_No)，定序器121選擇慢速擦除模式(步驟S108)。

然后，定序器121響應(yīng)所接收到的指令“yyh”，施加刪除脈沖(步驟S109)。

接著，定序器121與在普通擦除模式的情況下同樣地，進(jìn)行擦除驗(yàn)證(步驟S110)，重復(fù)刪除循環(huán)，直至通過(guò)擦除驗(yàn)證(步驟S111_Yes)為止，或者直至刪除循環(huán)達(dá)到預(yù)先設(shè)定的上限次數(shù)(步驟S112_Yes)為止。

1.2.2.2關(guān)于施加刪除脈沖時(shí)的電壓

其次，使用圖6，對(duì)施加刪除脈沖時(shí)的各配線的電位關(guān)系進(jìn)行說(shuō)明。圖6的上段的曲線圖表示選擇普通擦除模式時(shí)，圖6的下段的曲線圖表示選擇慢速擦除模式時(shí)。

首先，對(duì)普通擦除模式時(shí)進(jìn)行說(shuō)明。如圖6的上段所示，在時(shí)刻t1，阱驅(qū)動(dòng)器115向選擇區(qū)塊BLK的p型阱區(qū)域施加電壓VERA_nr，作為刪除脈沖。

另外，行解碼器112向刪除對(duì)象區(qū)塊BLK的字線WL施加電壓VERA_WL。電壓VERA_WL是為了從電荷存儲(chǔ)層引出電子，而充分低于電壓VERA_nr的電壓。根據(jù)電壓VERA_nr與電壓VERA_WL的電位差，從連接于選擇字線WL的存儲(chǔ)單元晶體管MT的電荷存儲(chǔ)層引出電子，刪除數(shù)據(jù)。此外，在圖6中，以位線BL、源極線SL、以及選擇柵極線SGD及SGS形成為浮動(dòng)狀態(tài)的情況為例進(jìn)行了說(shuō)明，但也可利用行解碼 器112向選擇柵極SGD及SGS施加電壓VERA_nr。

接著，在時(shí)刻t2以后，進(jìn)行恢復(fù)處理，至此刪除脈沖的施加結(jié)束。以下，在普通擦除模式下，將施加1次刪除脈沖的期間(時(shí)刻t1～t2)稱(chēng)為“期間t_ERA_nr”。

其次，對(duì)慢速擦除模式時(shí)進(jìn)行說(shuō)明。以下，僅對(duì)與普通擦除模式不同的點(diǎn)進(jìn)行說(shuō)明。

如圖6的下段所示，在時(shí)刻t1，阱阱驅(qū)動(dòng)器115向p型阱區(qū)域施加電壓VERA_sl，作為刪除脈沖。電壓VERA_sl是低于電壓VERA_nr的電壓。另外，行解碼器112向字線WL施加電壓VERA_WL。由此，慢速擦除模式下的字線WL與p型阱區(qū)域(背柵極)之間的電位差比普通擦除模式的情況下小。此外，以下，在不對(duì)電壓VERA_nr與電壓VERA_sl特別地加以區(qū)別的情況下，簡(jiǎn)稱(chēng)為電壓VERA。

另外，如果將慢速擦除模式下的施加1次刪除脈沖的期間(時(shí)刻t1～t3)設(shè)為“期間t_ERA_sl”，那么存在t_ERA_sl＞t_ERA_nr的關(guān)系。也就是，在慢速擦除模式下，與普通擦除模式相比，刪除脈沖的電位較小，但其施加期間設(shè)定得更長(zhǎng)。

接著，在時(shí)刻t3以后，進(jìn)行恢復(fù)處理，至此刪除脈沖的施加結(jié)束。

1.3關(guān)于本實(shí)施方式的效果

NAND型閃速存儲(chǔ)器等非易失性半導(dǎo)體存儲(chǔ)器裝置中所使用的存儲(chǔ)單元晶體管MT具有FG構(gòu)造或MONOS構(gòu)造等。但是，無(wú)論在哪種構(gòu)造中，均會(huì)在重復(fù)數(shù)據(jù)的改寫(xiě)(寫(xiě)入及刪除)過(guò)程中，因存儲(chǔ)單元晶體管MT的柵極絕緣膜的劣化等，導(dǎo)致寫(xiě)入及刪除的特性發(fā)生變化(劣化)。如果特性的變化變大，那么有可能無(wú)法進(jìn)行正常的寫(xiě)入及刪除動(dòng)作。因此，必須對(duì)存儲(chǔ)單元晶體管MT中的數(shù)據(jù)的改寫(xiě)次數(shù)加以限制。

關(guān)于該點(diǎn)，例如，通過(guò)在刪除動(dòng)作時(shí)降低刪除脈沖的電壓(電壓VERA)，能夠抑制存儲(chǔ)單元晶體管MT的劣化，從而改善相對(duì)于因改寫(xiě)而導(dǎo)致的劣化的耐性(以下稱(chēng)為“寫(xiě)入/刪除耐性(W/E Endurance)”)。然而，為了使閾值充分地降低，必須與電壓下降的量相應(yīng)地，延長(zhǎng)刪除脈沖施加期間。存在如下傾向：如果延長(zhǎng)刪除脈沖施加期間，那么刪除時(shí)間(從刪除動(dòng)作開(kāi)始到結(jié)束的處理時(shí)間)變長(zhǎng)，其結(jié)果，有可能使下個(gè)動(dòng)作發(fā)生延遲。另外，例如在基于用戶(hù)的使用用途而對(duì)刪除時(shí)間加以制約的情況等下，必須使刪除動(dòng)作在固定的時(shí)間內(nèi)完成。因此，難以延長(zhǎng)刪除脈沖施加期間。

因此，一般來(lái)講，在產(chǎn)品中，是以將兩者的取舍關(guān)系作為前提，而使刪除時(shí)間處于用戶(hù)容許的范圍內(nèi)的方式，對(duì)刪除脈沖的電壓及刪除脈沖施加期間進(jìn)行設(shè)定后出廠。

針對(duì)此，在本實(shí)施方式的構(gòu)成中，半導(dǎo)體存儲(chǔ)裝置具備普通擦除模式與慢速擦除模式2個(gè)擦除模式。而且，控制器200能夠根據(jù)例如刪除時(shí)間的制約的有無(wú)，選擇普通擦除模式或慢速擦除模式。由此，半導(dǎo)體存儲(chǔ)裝置能夠幾乎不使處理能力下降地，改善寫(xiě) 入/刪除耐性。以下，具體地對(duì)本效果進(jìn)行說(shuō)明。

在對(duì)刪除時(shí)間無(wú)限制的情況下，例如在未從主機(jī)設(shè)備接收到下個(gè)命令的情況等下，控制器200選擇慢速擦除模式。由此，半導(dǎo)體存儲(chǔ)裝置能夠降低向存儲(chǔ)單元晶體管MT施加的刪除脈沖的電壓，抑制存儲(chǔ)單元晶體管MT的劣化。也就是，半導(dǎo)體存儲(chǔ)裝置能夠優(yōu)先改善寫(xiě)入/刪除耐性而進(jìn)行刪除動(dòng)作。在該情況下，刪除時(shí)間存在與普通擦除模式相比變長(zhǎng)的傾向，但因?yàn)槲磸闹鳈C(jī)設(shè)備接收到下個(gè)命令，所以不會(huì)使對(duì)于主機(jī)設(shè)備的處理能力，即處理速度下降。

另一方面，在對(duì)刪除時(shí)間有限制的情況下，控制器200選擇普通擦除模式。由此，半導(dǎo)體存儲(chǔ)裝置能夠優(yōu)先刪除時(shí)間(處理能力)而進(jìn)行刪除動(dòng)作。

由此，在本實(shí)施方式的構(gòu)成中，通過(guò)根據(jù)狀況而選擇擦除模式，能夠相對(duì)于來(lái)自主機(jī)設(shè)備的要求，幾乎不使處理能力下降地，抑制存儲(chǔ)單元晶體管MT的劣化，從而改善寫(xiě)入/刪除耐性。另外，通過(guò)寫(xiě)入/刪除耐性的改善，能夠增加數(shù)據(jù)改寫(xiě)的上限次數(shù)。

進(jìn)而，因?yàn)槟軌蛞种拼鎯?chǔ)單元晶體管MT的劣化，所以能夠抑制誤寫(xiě)入/誤刪除，從而能夠提高可靠性。

另外，在本實(shí)施方式的構(gòu)成中，慢速擦除模式時(shí)的刪除脈沖的電位較小，因此與普通擦除模式相比，位線BL、源極線SL、以及選擇柵極線SGD及SGS的充電電容得到降低。由此，能夠降低耗電。

此外，三維積層式NAND型閃速存儲(chǔ)器具有如下傾向：與二維NAND型閃速存儲(chǔ)器相比，區(qū)塊BLK的存儲(chǔ)大小易于變大，刪除時(shí)間易于變長(zhǎng)。因此，在三維積層式NAND型閃速存儲(chǔ)器中，存在如下傾向：與二維NAND型閃速存儲(chǔ)器相比，既可將VERA的電位設(shè)定得較高，又可將其施加期間設(shè)定得較短。從而，三維NAND型閃速存儲(chǔ)器與二維NAND型閃速存儲(chǔ)器相比，可稱(chēng)為易于因刪除動(dòng)作而導(dǎo)致存儲(chǔ)單元晶體管劣化的構(gòu)成。由此，本實(shí)施方式通過(guò)應(yīng)用在三維NAND型閃速存儲(chǔ)器中，可獲得更加顯著的效果。

2.第2實(shí)施方式

其次，對(duì)第2實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)進(jìn)行說(shuō)明。本實(shí)施方式涉及在第1實(shí)施方式的刪除動(dòng)作中，刪除脈沖與刪除循環(huán)次數(shù)相應(yīng)地上升時(shí)的上升幅度。以下，僅對(duì)與第1實(shí)施方式不同的點(diǎn)進(jìn)行說(shuō)明。

2.1關(guān)于刪除循環(huán)次數(shù)與刪除脈沖的關(guān)系

使用圖7，對(duì)刪除循環(huán)次數(shù)與刪除脈沖(電壓VERA)的關(guān)系進(jìn)行說(shuō)明。圖7的上段表示普通擦除模式時(shí)的刪除循環(huán)次數(shù)與電壓VERA_nr的關(guān)系，圖7的下段表示慢速擦除模式時(shí)的刪除循環(huán)次數(shù)與電壓VERA_sl的關(guān)系。

如圖7的上段所示，在普通擦除模式下，每次重復(fù)刪除循環(huán)，刪除脈沖的電位均上升△VERA_nr。與此相對(duì)地，如圖7的下段所示，慢速擦除模式下的刪除脈沖的電位上升了比普通擦除模式下的△VERA_nr大的△VERA_sl。

2.2關(guān)于本實(shí)施方式的效果

在本實(shí)施方式的構(gòu)成中，使慢速擦除模式時(shí)的刪除脈沖的上升幅度比普通擦除模式時(shí)大。由此，在選擇慢速擦除模式時(shí)，能夠增大施加1次刪除脈沖所引起的閾值的變動(dòng)量，從而減少刪除循環(huán)次數(shù)(刪除脈沖的施加次數(shù))。由此，能夠抑制因刪除脈沖的施加期間變長(zhǎng)而導(dǎo)致的刪除時(shí)間的延遲。進(jìn)而，通過(guò)減少刪除脈沖的施加次數(shù)，能夠抑制存儲(chǔ)單元晶體管MT的劣化，從而改善寫(xiě)入/刪除耐性。

進(jìn)而，在本實(shí)施方式的構(gòu)成中，能夠幾乎不使刪除動(dòng)作及接下來(lái)所要進(jìn)行的寫(xiě)入動(dòng)作的處理能力下降地，改善寫(xiě)入/刪除耐性。以下，具體地對(duì)本效果進(jìn)行說(shuō)明。

一般來(lái)講，如果加大刪除脈沖的上升幅度，那么能夠減少刪除循環(huán)次數(shù)。而且，如果刪除脈沖的施加次數(shù)變少，那么存儲(chǔ)單元晶體管MT的劣化得到抑制，因此能夠改善寫(xiě)入/刪除耐性。

然而，如果加大上升幅度，那么刪除動(dòng)作后的存儲(chǔ)單元晶體管MT的閾值分布易于變廣。因此，存在如下傾向：在接下來(lái)進(jìn)行寫(xiě)入動(dòng)作時(shí)，寫(xiě)入次數(shù)(將在3.1.2.1中說(shuō)明的編程循環(huán)次數(shù))的不均變大，寫(xiě)入次數(shù)增加。進(jìn)而，存在如下傾向：如果寫(xiě)入次數(shù)增加，那么存儲(chǔ)單元晶體管MT易于劣化。由此，存在如下傾向：如果加大刪除脈沖的上升幅度，那么雖然在刪除動(dòng)作中，刪除時(shí)間變短，存儲(chǔ)單元晶體管MT的劣化得到抑制，但在接下來(lái)所要進(jìn)行的寫(xiě)入動(dòng)作中，寫(xiě)入時(shí)間變長(zhǎng)，存儲(chǔ)單元晶體管MT易于劣化。因此，一般來(lái)講，在產(chǎn)品中，刪除脈沖的上升幅度被設(shè)定在不會(huì)產(chǎn)生這些問(wèn)題的范圍內(nèi)。

針對(duì)此，在本實(shí)施方式的構(gòu)成中，例如在刪除動(dòng)作后的閾值分布的不均在接下來(lái)的寫(xiě)入動(dòng)作中不會(huì)成為問(wèn)題的情況下，或者在優(yōu)先抑制刪除動(dòng)作中的存儲(chǔ)單元晶體管MT的劣化的情況下，控制器200可選擇慢速擦除模式。另一方面，例如在優(yōu)先抑制刪除動(dòng)作后的閾值分布的不均的情況下，或者在優(yōu)先刪除時(shí)間及接下來(lái)所要進(jìn)行的寫(xiě)入動(dòng)作的寫(xiě)入時(shí)間，即處理能力的情況下，控制器200可選擇普通擦除模式。因此，如果是本實(shí)施方式的構(gòu)成，那么能夠幾乎不使刪除動(dòng)作及接下來(lái)所要進(jìn)行的寫(xiě)入動(dòng)作的處理能力下降地，改善寫(xiě)入/刪除耐性。

3.第3實(shí)施方式

其次，對(duì)第3實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)進(jìn)行說(shuō)明。本實(shí)施方式是將在所述第1實(shí)施方式中已經(jīng)說(shuō)明過(guò)的2個(gè)擦除模式的原理應(yīng)用在寫(xiě)入動(dòng)作中。以下，僅 對(duì)與第1及第2實(shí)施方式不同的點(diǎn)進(jìn)行說(shuō)明。

3.1關(guān)于寫(xiě)入動(dòng)作

首先，對(duì)本實(shí)施方式的寫(xiě)入動(dòng)作進(jìn)行說(shuō)明。寫(xiě)入動(dòng)作包括為了使存儲(chǔ)單元晶體管的閾值上升(向正電壓方向偏移)而施加編程脈沖的動(dòng)作，及對(duì)施加了編程脈沖的結(jié)果，存儲(chǔ)單元晶體管MT的閾值是否已經(jīng)達(dá)到目標(biāo)值進(jìn)行判定的編程驗(yàn)證。而且，寫(xiě)入動(dòng)作存在被稱(chēng)為“普通編程模式”與“慢速編程模式”的2個(gè)編程模式，NAND型閃速存儲(chǔ)器100基于從控制器200接收的指令，在任一編程模式下進(jìn)行寫(xiě)入動(dòng)作。在普通編程模式與慢速編程模式下，編程脈沖的條件不同。具體來(lái)講，對(duì)于選擇字線WL的施加電壓及施加時(shí)間不同。慢速編程模式時(shí)的編程脈沖的電位比普通編程模式時(shí)低，施加期間比普通編程模式時(shí)長(zhǎng)。以下，對(duì)寫(xiě)入動(dòng)作的詳細(xì)情況進(jìn)行說(shuō)明。

3.1.1關(guān)于控制器200的動(dòng)作

首先，對(duì)寫(xiě)入動(dòng)作時(shí)的控制器200的動(dòng)作進(jìn)行說(shuō)明。

3.1.1.1關(guān)于普通編程模式時(shí)

首先，使用圖8，對(duì)普通編程模式時(shí)的控制器200的動(dòng)作進(jìn)行說(shuō)明。

如圖示般，處理器230首先向NAND型閃速存儲(chǔ)器100輸出指令“80h”，并且確證CLE，所述指令“80h”下達(dá)執(zhí)行寫(xiě)入動(dòng)作的通知。

接著，處理器230輸出地址數(shù)據(jù)“ADD”，并且確證ALE。此外，在圖8的例子中，將地址數(shù)據(jù)設(shè)定為1個(gè)周期的數(shù)據(jù)，但為了發(fā)送列地址及行地址等，也可為多個(gè)周期。

然后，處理器230輸出必要周期數(shù)的寫(xiě)入數(shù)據(jù)“DAT”。

進(jìn)而，處理器230輸出普通編程指令“10h”，并且確證CLE。

這些指令、地址、及數(shù)據(jù)存儲(chǔ)在NAND型閃速存儲(chǔ)器100的例如寄存器123中。

響應(yīng)指令“10h”，NAND型閃速存儲(chǔ)器100在普通編程模式下開(kāi)始寫(xiě)入動(dòng)作，變成忙碌狀態(tài)(R/Bn＝“L”)。以下，將NAND型閃速存儲(chǔ)器100的普通編程模式下的寫(xiě)入動(dòng)作期間，即忙碌狀態(tài)的期間設(shè)為tPROG_nr。

如果寫(xiě)入動(dòng)作完成，那么NAND型閃速存儲(chǔ)器100變成待命狀態(tài)，R/Bn恢復(fù)為“H”電平。

3.1.1.2關(guān)于慢速編程模式時(shí)

其次，使用圖9，對(duì)慢速編程模式時(shí)的控制器200的動(dòng)作進(jìn)行說(shuō)明。以下，僅對(duì)與普通編程模式不同的點(diǎn)進(jìn)行說(shuō)明。

如圖示般，處理器230在輸出寫(xiě)入數(shù)據(jù)后，輸出慢速編程指令“xxh”，并且確證CLE。然后，響應(yīng)指令“xxh”，NAND型閃速存儲(chǔ)器100在慢速編程模式下開(kāi)始寫(xiě)入動(dòng) 作，變成忙碌狀態(tài)(R/Bn＝“L”)。如果將這時(shí)的忙碌狀態(tài)的期間設(shè)為tPROG_sl，那么在編程循環(huán)次數(shù)相同的情況下，形成為tPROG_sl＞tPROG_nr的關(guān)系。

3.1.2關(guān)于NAND型閃速存儲(chǔ)器100的動(dòng)作

其次，對(duì)寫(xiě)入動(dòng)作時(shí)的NAND型閃速存儲(chǔ)器100的動(dòng)作進(jìn)行說(shuō)明。

3.1.2.1關(guān)于寫(xiě)入動(dòng)作的整體流程

首先，使用圖10，對(duì)寫(xiě)入動(dòng)作的整體流程進(jìn)行說(shuō)明。

如圖示般，首先，定序器121從控制器200接收寫(xiě)入命令(指令、地址、及數(shù)據(jù))(步驟S121)。

在定序器121從控制器200接收到普通編程指令“10h”的情況下(步驟S122_Yes)，定序器121選擇普通編程模式(步驟S123)。

然后，定序器121響應(yīng)所接收到的指令“10h”，開(kāi)始寫(xiě)入動(dòng)作，首先，施加編程脈沖。更加具體來(lái)講，按照定序器121的命令，行解碼器112向字線WL施加編程脈沖(步驟S124)。

接著，定序器121執(zhí)行編程驗(yàn)證(步驟S125)。

在通過(guò)編程驗(yàn)證的情況下(步驟S126_Yes)，寫(xiě)入動(dòng)作結(jié)束。另一方面，在未通過(guò)編程驗(yàn)證的情況下(步驟S126_No)，定序器121對(duì)編程循環(huán)次數(shù)是否為預(yù)先設(shè)定的上限次數(shù)進(jìn)行判定(步驟S127)。以下，將重復(fù)編程脈沖的施加與編程驗(yàn)證稱(chēng)為“編程循環(huán)”。定序器121重復(fù)編程脈沖的施加與編程驗(yàn)證，直至通過(guò)編程驗(yàn)證、或編程循環(huán)的次數(shù)達(dá)到上限次數(shù)為止。

在編程循環(huán)達(dá)到了上限次數(shù)的情況下(步驟S127_Yes)，定序器121結(jié)束寫(xiě)入動(dòng)作，并報(bào)告控制器200寫(xiě)入動(dòng)作未正常結(jié)束。

在編程循環(huán)未達(dá)到上限次數(shù)的情況下(步驟S127_No)，定序器121返回到步驟S124，再次施加編程脈沖。

另外，在定序器121從控制器200接收到慢速編程指令“xxh”的情況下(步驟S122_No)，定序器121選擇慢速編程模式(步驟S128)。

然后，定序器121響應(yīng)指令“10h”，施加編程脈沖(步驟S129)。

接著，定序器121與在普通編程模式的情況下同樣地，進(jìn)行編程驗(yàn)證(步驟S130)，重復(fù)編程循環(huán)，直至通過(guò)編程驗(yàn)證(步驟S131_Yes)為止，或者直至編程循環(huán)達(dá)到預(yù)先設(shè)定的上限次數(shù)(步驟S132_Yes)為止。

3.1.2.2關(guān)于編程時(shí)的電壓

其次，對(duì)編程時(shí)的各配線的電位關(guān)系進(jìn)行說(shuō)明。

首先，使用圖11，對(duì)普通編程模式時(shí)進(jìn)行說(shuō)明。如圖示般，在時(shí)刻t1，感測(cè)放大器113向?qū)懭雽?duì)象(使作為對(duì)象的存儲(chǔ)單元晶體管MT的閾值電平變動(dòng))的位線BL(圖11的參照符號(hào)“program”)施加例如電壓VSS，向非寫(xiě)入對(duì)象(幾乎不使作為對(duì)象的存儲(chǔ)單元晶體管MT的閾值電平變動(dòng))的位線BL(圖11的參照符號(hào)“inhibit”)施加電壓VBL(＞VSS)。源極線驅(qū)動(dòng)器114向源極線SL施加電壓VSRC(＞VSS)。在該狀態(tài)下，行解碼器112向選擇柵極線SGD施加電壓VSG1，使選擇晶體管ST1成為接通狀態(tài)。電壓VSG1是使連接于寫(xiě)入對(duì)象的位線BL的選擇晶體管ST1、及連接于非寫(xiě)入對(duì)象的位線BL的選擇晶體管ST1均成為接通狀態(tài)的電壓。如果將選擇晶體管ST1的閾值設(shè)定為Vt，那么電壓VSG1成為VSG1－Vt＞VBL的關(guān)系。另外，行解碼器112向選擇柵極線SGS施加VSS，使全部選擇晶體管ST2成為切斷狀態(tài)。

接著，在時(shí)刻t2，行解碼器112向選擇區(qū)塊BLK的選擇柵極線SGD施加電壓VSG2。電壓VSG2是使連接于寫(xiě)入對(duì)象的位線BL的選擇晶體管ST1成為接通狀態(tài)，并使連接于非寫(xiě)入對(duì)象的位線BL的選擇晶體管ST1成為切斷狀態(tài)的電壓。由此，電壓VSG2成為VSS＜VSG2－Vt＜VBL的關(guān)系。其結(jié)果，寫(xiě)入對(duì)象的存儲(chǔ)單元晶體管MT的通道被從位線BL施加電壓VSS，非寫(xiě)入對(duì)象的存儲(chǔ)單元晶體管MT的通道成為浮動(dòng)狀態(tài)。

然后，在時(shí)刻t3，行解碼器112向選擇字線WL及非選擇字線WL施加電壓VPASS。電壓VPASS是如下電壓：在寫(xiě)入時(shí)，不拘于存儲(chǔ)單元晶體管MT的閾值地，既可使存儲(chǔ)單元晶體管MT成為接通狀態(tài)，又可防止向非選擇存儲(chǔ)單元晶體管MT中誤寫(xiě)入。

接著，在時(shí)刻t4，行解碼器112向選擇字線WL施加電壓VPGM_nr，作為編程脈沖。電壓VPGM_nr與電壓VPASS存在VPGM_nr＞VPASS的關(guān)系。由此，在連接于選擇字線WL的寫(xiě)入對(duì)象的存儲(chǔ)單元晶體管MT中，根據(jù)電壓VPGM_nr與電壓VSS(通道電位)的電位差，向電荷存儲(chǔ)層注入電荷。另一方面，在連接于選擇字線WL的非寫(xiě)入對(duì)象的存儲(chǔ)單元晶體管MT中，通過(guò)與電壓VPGM_nr的電容耦合，通道電位上升，因此不向電荷存儲(chǔ)層注入電荷。

其后，在時(shí)刻t5～t6，進(jìn)行恢復(fù)處理，重啟各配線。以下，在普通編程模式下，將施加1次編程脈沖的期間(時(shí)刻t4～t5)稱(chēng)為“期間t_PGM_nr”。

其次，使用圖12，對(duì)慢速編程模式時(shí)進(jìn)行說(shuō)明。以下，僅對(duì)與普通編程模式時(shí)不同的點(diǎn)進(jìn)行說(shuō)明。

如圖示般，在時(shí)刻t4～t5，行解碼器112向選擇字線WL施加電壓VPGM_sl。電壓VPGM_sl、電壓VPGM_nr、及電壓VPASS存在VPGM_nr＞VPGM_sl＞VPASS(＞VSS)的關(guān)系。由此，關(guān)于施加編程脈沖時(shí)的字線WL與背柵極(p型阱區(qū)域)的電位差，在慢 速編程模式時(shí)比在普通編程模式時(shí)小。由此，在連接于選擇字線WL的寫(xiě)入對(duì)象的存儲(chǔ)單元晶體管MT中，根據(jù)電壓VPGM_sl與電壓VSS(通道電位)的電位差，向電荷存儲(chǔ)層注入電荷。以下，在慢速編程模式下，如果將施加1次編程脈沖的期間(時(shí)刻t4～t5)設(shè)為“期間t_PGM_nr”，那么存在t_PGM_sl＞t_PGM_nr的關(guān)系。也就是，在慢速編程模式下，與普通編程模式相比，編程脈沖的電位較小，但其施加期間設(shè)定得更長(zhǎng)。

3.3關(guān)于本實(shí)施方式的效果

如果是本實(shí)施方式的構(gòu)成，那么能夠與第1及第2實(shí)施方式同樣地改善寫(xiě)入/刪除耐性。以下，具體地進(jìn)行說(shuō)明。

例如，寫(xiě)入/刪除耐性能夠與在刪除動(dòng)作時(shí)降低刪除脈沖的電壓(VERA)同樣地，通過(guò)在寫(xiě)入動(dòng)作時(shí)降低編程脈沖的電壓(VPGM)而得到改善。然而，為了使閾值充分地上升，必須與編程脈沖下降的量相應(yīng)地，延長(zhǎng)編程脈沖施加期間。存在如下傾向：如果延長(zhǎng)編程脈沖施加期間，那么寫(xiě)入時(shí)間(從寫(xiě)入動(dòng)作開(kāi)始到結(jié)束的處理時(shí)間)變長(zhǎng)，其結(jié)果，有可能導(dǎo)致半導(dǎo)體存儲(chǔ)裝置的處理能力下降。因此，一般來(lái)講，在產(chǎn)品中，難以延長(zhǎng)編程脈沖施加期間。

針對(duì)此，在本實(shí)施方式的構(gòu)成中，半導(dǎo)體存儲(chǔ)裝置具備普通編程模式與慢速編程模式2個(gè)編程模式。而且，控制器200能夠根據(jù)例如寫(xiě)入時(shí)間的制約的有無(wú)，選擇普通編程模式或慢速編程模式。更加具體來(lái)講，在對(duì)寫(xiě)入時(shí)間無(wú)限制的情況下，例如在未從主機(jī)設(shè)備接收到下個(gè)命令的情況等下，控制器200選擇慢速編程模式。由此，半導(dǎo)體存儲(chǔ)裝置能夠降低向存儲(chǔ)單元晶體管MT施加的編程脈沖的電壓，抑制存儲(chǔ)單元晶體管MT的劣化。也就是，半導(dǎo)體存儲(chǔ)裝置能夠優(yōu)先改善寫(xiě)入/刪除耐性而進(jìn)行寫(xiě)入動(dòng)作。

另一方面，在對(duì)寫(xiě)入時(shí)間有限制的情況下，控制器200選擇普通編程模式。由此，半導(dǎo)體存儲(chǔ)裝置能夠優(yōu)先寫(xiě)入時(shí)間(處理能力)而進(jìn)行寫(xiě)入動(dòng)作。

由此，在本實(shí)施方式的構(gòu)成中，通過(guò)根據(jù)狀況而選擇編程模式，能夠幾乎不使處理能力下降地，抑制存儲(chǔ)單元晶體管MT的劣化，從而改善寫(xiě)入/刪除耐性。另外，通過(guò)寫(xiě)入/刪除耐性的改善，能夠增加數(shù)據(jù)改寫(xiě)的上限次數(shù)。

進(jìn)而，因?yàn)槟軌蛞种拼鎯?chǔ)單元晶體管MT的劣化，所以能夠抑制誤寫(xiě)入/誤刪除，從而能夠提高可靠性。

另外，在本實(shí)施方式的構(gòu)成中，慢速編程模式時(shí)的編程脈沖的電位較小，因此與普通編程模式相比，字線WL的充電電容得到降低。由此，能夠降低耗電。

4.第4實(shí)施方式

其次，對(duì)第4實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)進(jìn)行說(shuō)明。本實(shí)施方式涉及 在第3實(shí)施方式的寫(xiě)入動(dòng)作中，編程脈沖與編程循環(huán)次數(shù)相應(yīng)地上升時(shí)的上升幅度。以下，僅對(duì)與第3實(shí)施方式不同的點(diǎn)進(jìn)行說(shuō)明。

4.1關(guān)于編程循環(huán)次數(shù)與編程脈沖的關(guān)系

使用圖13，對(duì)編程循環(huán)次數(shù)與編程脈沖(電壓VPGM)的關(guān)系進(jìn)行說(shuō)明。圖13的上段表示普通編程模式時(shí)的編程循環(huán)次數(shù)與電壓VPGM_nr的關(guān)系，圖13的下段表示慢速編程模式時(shí)的編程循環(huán)次數(shù)與電壓VPGM_sl的關(guān)系。

如圖13的上段所示，在普通編程模式下，每次重復(fù)編程循環(huán)，編程脈沖的電位均上升△VPGM_nr。與此相對(duì)地，如圖13的下段所示，慢速編程模式下的編程脈沖的電位上升了比普通編程模式下的△VPGM_nr大的△VPGM_sl。

4.2關(guān)于本實(shí)施方式的效果

在本實(shí)施方式的構(gòu)成中，使慢速編程模式時(shí)的編程脈沖的上升幅度比普通編程模式時(shí)大。由此，在選擇慢速編程模式時(shí)，能夠增大1次編程脈沖所引起的閾值的變動(dòng)量，從而減少編程循環(huán)次數(shù)(編程脈沖的施加次數(shù))。由此，能夠抑制因編程脈沖的施加期間變長(zhǎng)而導(dǎo)致的寫(xiě)入時(shí)間的延遲。進(jìn)而，通過(guò)減少編程脈沖的施加次數(shù)，能夠改善寫(xiě)入/刪除耐性。

進(jìn)而，在本實(shí)施方式的構(gòu)成中，能夠幾乎不使寫(xiě)入數(shù)據(jù)的可靠性下降地，更有效地改善寫(xiě)入/刪除耐性。以下，對(duì)本效果進(jìn)行說(shuō)明。

一般來(lái)講，如果加大編程脈沖的上升幅度，那么能夠減少編程循環(huán)次數(shù)。而且，如果編程脈沖的施加次數(shù)變少，那么存儲(chǔ)單元晶體管MT的劣化得到抑制，因此能夠改善寫(xiě)入/刪除耐性。然而，如果加大上升幅度，那么存儲(chǔ)單元晶體管MT的閾值分布易于變廣，因此發(fā)生誤寫(xiě)入或誤讀出的可能性變高，所以數(shù)據(jù)的可靠性下降。

針對(duì)此，在本實(shí)施方式的構(gòu)成中，例如在對(duì)閾值分布的不均的制約較少的情況下，也就是，對(duì)數(shù)據(jù)可靠性的影響較小的情況下，控制器200可選擇慢速編程模式，例如在優(yōu)先抑制閾值分布的不均的情況下，也就是，優(yōu)先寫(xiě)入數(shù)據(jù)的可靠性的情況下，可選擇普通編程模式。因此，如果是本實(shí)施方式的構(gòu)成，那么能夠幾乎不使寫(xiě)入數(shù)據(jù)的可靠性下降地，改善寫(xiě)入/刪除耐性。

5.第5實(shí)施方式

其次，對(duì)第5實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)進(jìn)行說(shuō)明。本實(shí)施方式涉及在所述第1及第2實(shí)施方式中，選擇慢速擦除模式的情況的具體例。

也就是，在本例中，在如下情況下，應(yīng)用慢速擦除模式，所述情況為：控制器200使刪除動(dòng)作暫時(shí)中斷(以下，稱(chēng)為“暫停擦除”)，而優(yōu)先地執(zhí)行例如讀出動(dòng)作等其他動(dòng) 作，然后再次開(kāi)始刪除動(dòng)作。此外，在本實(shí)施方式中，對(duì)在暫停擦除后，優(yōu)先地執(zhí)行讀出動(dòng)作的情況進(jìn)行說(shuō)明，但也可為優(yōu)先執(zhí)行例如寫(xiě)入動(dòng)作，也可為優(yōu)先執(zhí)行其他動(dòng)作。以下，僅對(duì)與第1及第2實(shí)施方式不同的點(diǎn)進(jìn)行說(shuō)明。

另外，關(guān)于暫停擦除，例如記載在2011年3月21日提出申請(qǐng)的、名為“執(zhí)行已經(jīng)改良的刪除動(dòng)作的非易失性半導(dǎo)體存儲(chǔ)裝置”的美國(guó)專(zhuān)利申請(qǐng)13/052,158號(hào)中。本專(zhuān)利申請(qǐng)的整體通過(guò)參照而引用在本申請(qǐng)的說(shuō)明書(shū)中。

5.1第1例

首先，對(duì)本實(shí)施方式的第1例進(jìn)行說(shuō)明。本例是在普通擦除模式下開(kāi)始刪除動(dòng)作，在中斷刪除動(dòng)作后，在慢速擦除模式下再次開(kāi)始刪除動(dòng)作。

5.1.1關(guān)于暫停擦除的整體流程

首先，使用圖14，對(duì)暫停擦除的整體流程進(jìn)行說(shuō)明。

如圖示般，首先，控制器200的主機(jī)接口電路210從主機(jī)設(shè)備接收刪除命令(步驟S200)。

響應(yīng)該刪除命令，控制器200的處理器230經(jīng)由NAND接口電路250，將普通擦除指令及地址數(shù)據(jù)發(fā)送到NAND型閃速存儲(chǔ)器100(步驟S201)。

接著，NAND型閃速存儲(chǔ)器100的定序器121基于從控制器200接收到的普通擦除指令，在普通擦除模式下執(zhí)行刪除動(dòng)作(步驟S202)。

然后，在NAND型閃速存儲(chǔ)器100執(zhí)行刪除動(dòng)作的過(guò)程中，控制器200從主機(jī)設(shè)備接收例如讀出命令(步驟S203)。接著，處理器230在判斷出要使所接收到的讀出動(dòng)作優(yōu)先于正在執(zhí)行的刪除動(dòng)作的情況下，將暫停指令發(fā)送到NAND型閃速存儲(chǔ)器100(步驟S204)。

接著，定序器121基于所接收到的暫停指令，暫時(shí)中斷刪除動(dòng)作(步驟S205)。更加具體來(lái)講，定序器121在如下階段，中斷刪除動(dòng)作，將中斷時(shí)的狀態(tài)信息保存在例如寄存器123中，所述階段為：在接收到暫停指令時(shí)正在進(jìn)行的刪除脈沖的施加或擦除驗(yàn)證已經(jīng)完成。此外，定序器121也可將狀態(tài)信息發(fā)送到控制器200。

然后，如果處理器230確認(rèn)刪除動(dòng)作已被中斷，且R/Bn已恢復(fù)為“H”電平，那么將讀出指令及地址數(shù)據(jù)發(fā)送到NAND型閃速存儲(chǔ)器100(步驟S206)。

接著，定序器121基于所接收到的讀出指令，從存儲(chǔ)單元陣列讀出數(shù)據(jù)(步驟S207)，并將其結(jié)果發(fā)送到控制器200。

然后，處理器230在進(jìn)行過(guò)讀出數(shù)據(jù)的ECC處理等之后，將數(shù)據(jù)發(fā)送到主機(jī)設(shè)備(步驟S208)。在以此方式讀出動(dòng)作完成之后，處理器230將恢復(fù)執(zhí)行指令及慢速擦除指令 與地址數(shù)據(jù)一起，發(fā)送到NAND型閃速存儲(chǔ)器100(步驟S209)。

接著，定序器121基于所接收到的恢復(fù)執(zhí)行指令及慢速擦除指令，在慢速擦除模式下再次開(kāi)始刪除動(dòng)作(步驟S210)。更加具體來(lái)講，定序器121對(duì)寄存器123內(nèi)的狀態(tài)信息進(jìn)行確認(rèn)，如果是在施加刪除脈沖之后立即中斷了動(dòng)作，那么就從擦除驗(yàn)證再次開(kāi)始動(dòng)作。另一方面，如果是在擦除驗(yàn)證結(jié)束之后立即中斷了動(dòng)作，那么就從刪除脈沖的施加再次開(kāi)始刪除動(dòng)作。

5.1.2關(guān)于暫停擦除時(shí)的刪除動(dòng)作

其次，使用圖15，詳細(xì)地對(duì)所述暫停擦除進(jìn)行說(shuō)明。

如圖示般，首先，處理器230如在圖3中已經(jīng)說(shuō)明的那樣，為了在普通擦除模式下執(zhí)行刪除動(dòng)作，而輸出指令“60h”、地址數(shù)據(jù)“ADD1”、及普通擦除指令“D0h”。接著，定序器121按照指令“D0h”，在普通擦除模式下開(kāi)始刪除動(dòng)作，變成忙碌狀態(tài)(R/Bn＝“L”)。

在忙碌狀態(tài)下，處理器230如果從主機(jī)設(shè)備接收到讀出命令，那么輸出暫停指令“FF”與地址數(shù)據(jù)“ADD2”。定序器121如果在忙碌狀態(tài)下也接收到指令“FF”，那么忽略地址數(shù)據(jù)“ADD2”而中斷刪除動(dòng)作。此外，指令“FF”既可為用來(lái)中斷刪除動(dòng)作的指令，也可為用來(lái)中斷包括NAND型閃速存儲(chǔ)器100中的寫(xiě)入、讀出、及刪除在內(nèi)的所有動(dòng)作的指令。另外，控制器200既可先輸出暫停指令“FF”，也可先輸出地址數(shù)據(jù)“ADD2”，輸出的順序并不特別限定。進(jìn)而，也可省略地址數(shù)據(jù)“ADD2”。另外，定序器121在接收到地址數(shù)據(jù)之后，中斷了下個(gè)刪除動(dòng)作(刪除脈沖的施加或擦除驗(yàn)證)，但也可在接收到暫停指令“FF”之后，不等地址數(shù)據(jù)的接收結(jié)束，便執(zhí)行下個(gè)刪除動(dòng)作的中斷。

在圖15的例子中，定序器121在第3次刪除脈沖的施加結(jié)束之前，接收到指令“FF”與地址數(shù)據(jù)“ADD2”。然后，定序器121在第3次刪除脈沖的施加結(jié)束之后中斷刪除動(dòng)作，使R/Bn恢復(fù)為“H”電平。

接著，處理器230在確認(rèn)R/Bn已經(jīng)恢復(fù)為“H”電平之后，輸出指令“00h”、地址數(shù)據(jù)“ADD3”、及讀出指令“30h”，所述指令“00h”下達(dá)執(zhí)行讀出的通知。此外，在圖15的例子中，表示有在1個(gè)周期傳送地址數(shù)據(jù)的例子，但也可在多個(gè)周期進(jìn)行傳送。

然后，定序器121響應(yīng)指令“30h”，開(kāi)始讀出動(dòng)作，變成忙碌狀態(tài)。然后，如果從存儲(chǔ)單元陣列111讀出數(shù)據(jù)“R-DAT”的動(dòng)作完成，那么R/Bn恢復(fù)為“H”電平(變成待命狀態(tài))。如果R/Bn信號(hào)成為“H”電平，那么控制器200向NAND型閃速存儲(chǔ)器100發(fā)送讀出使能信號(hào)REn，而讀出數(shù)據(jù)“R-DAT”。

接著，如果讀出動(dòng)作完成，那么處理器230輸出恢復(fù)執(zhí)行指令“27h”、指令“60h”、 地址數(shù)據(jù)“ADD4”、及慢速擦除指令“yyh”。然后，定序器121響應(yīng)指令“27h”及“yyh”，在對(duì)刪除中斷時(shí)的狀態(tài)進(jìn)行確認(rèn)之后，在慢速擦除模式下再次開(kāi)始刪除動(dòng)作，變成忙碌狀態(tài)。在圖15的例子中，是在施加刪除脈沖之后立即中斷了動(dòng)作，因此從擦除驗(yàn)證再次開(kāi)始刪除動(dòng)作。

在NAND型閃速存儲(chǔ)器100中，如果刪除動(dòng)作完成，那么R/Bn恢復(fù)為“H”電平。

5.2第2例

其次，對(duì)本實(shí)施方式的第2例進(jìn)行說(shuō)明。本例是在第1例中，在慢速擦除模式下開(kāi)始刪除動(dòng)作。以下，僅對(duì)與第1例不同的點(diǎn)進(jìn)行說(shuō)明。

5.2.1關(guān)于暫停擦除的整體流程

首先，對(duì)暫停擦除的整體流程進(jìn)行說(shuō)明。

與在第1例中已經(jīng)說(shuō)明的圖14不同的點(diǎn)為：在步驟S201中，處理器230輸出慢速擦除指令；以及，在步驟S202中，定序器121在慢速擦除模式下執(zhí)行刪除動(dòng)作。

5.2.2關(guān)于暫停擦除時(shí)的刪除動(dòng)作

其次，使用圖16，詳細(xì)地對(duì)所述暫停擦除進(jìn)行說(shuō)明。

如圖示般，首先，處理器230為了在慢速擦除模式下執(zhí)行刪除動(dòng)作，而輸出指令“60h”、地址數(shù)據(jù)“ADD1”、及慢速擦除指令“yyh”。接著，定序器121按照指令“yyh”，在慢速擦除模式下開(kāi)始刪除動(dòng)作，變成忙碌狀態(tài)(R/Bn＝“L”)。

如果控制器200在NAND型閃速存儲(chǔ)器100為忙碌狀態(tài)的期間從主機(jī)設(shè)備接收到讀出命令，那么處理器230輸出暫停指令“FF”與地址數(shù)據(jù)“ADD2”。響應(yīng)指令“FF”，NAND型閃速存儲(chǔ)器100的定序器121中斷刪除動(dòng)作。在圖16的例子中，定序器121是在第2次刪除脈沖的施加結(jié)束之前接收到指令“FF”與地址數(shù)據(jù)“ADD2”，因此在第2次刪除脈沖的施加結(jié)束之后中斷刪除動(dòng)作。

然后，響應(yīng)控制器200的命令，定序器121執(zhí)行讀出動(dòng)作。如果該讀出動(dòng)作完成，那么控制器200將恢復(fù)執(zhí)行指令“27h”、指令“60h”、地址數(shù)據(jù)“ADD4”、及慢速擦除指令“yyh”發(fā)送到NAND型閃速存儲(chǔ)器100。響應(yīng)這些信號(hào)，定序器121在對(duì)保存在寄存器123內(nèi)的刪除中斷時(shí)的狀態(tài)信息進(jìn)行確認(rèn)之后，在慢速擦除模式下再次開(kāi)始刪除動(dòng)作。在圖16的例子中，是在第2次施加刪除脈沖后中斷了刪除動(dòng)作，因此定序器121從擦除驗(yàn)證再次開(kāi)始動(dòng)作。而且，在本例中，在暫停擦除前后無(wú)擦除模式的變更，因此定序器121在施加下個(gè)刪除脈沖(總計(jì)第3次刪除脈沖)時(shí)，使刪除脈沖上升，形成與第3次刪除循環(huán)相同的條件(VERA_sl+△VERA_sl×2次)。

此外，在如第1例所示般變更擦除模式的情況下，再次開(kāi)始時(shí)的最初的刪除脈沖的 電位被視為初始值。

5.3關(guān)于本實(shí)施方式的效果

在本實(shí)施方式的構(gòu)成中，通過(guò)執(zhí)行暫停擦除，能夠在刪除動(dòng)作的過(guò)程中插入其他動(dòng)作。例如，在控制器200從主機(jī)設(shè)備接收到與正在執(zhí)行刪除動(dòng)作的區(qū)塊BLK不同的區(qū)塊BLK的讀出命令的情況下，即便刪除動(dòng)作未完成，也能夠插入讀出動(dòng)作。由此，能夠優(yōu)先地處理來(lái)自主機(jī)設(shè)備的命令，在成為無(wú)刪除時(shí)間的制約的狀況之后，選擇慢速擦除模式。

進(jìn)而，在本實(shí)施方式的構(gòu)成中，能夠一面通過(guò)暫停擦除而中斷刪除動(dòng)作，一面繼續(xù)所述刪除動(dòng)作。也就是，在為了進(jìn)行下個(gè)其他動(dòng)作，例如與刪除對(duì)象區(qū)塊BLK不同的區(qū)塊BLK的讀出動(dòng)作等，而對(duì)刪除時(shí)間加以制約的情況下，即便刪除動(dòng)作在該制約時(shí)間之內(nèi)未完成也不會(huì)產(chǎn)生問(wèn)題。由此，在這種情況下，也能夠應(yīng)用慢速擦除模式。從而，能夠擴(kuò)大慢速擦除模式的應(yīng)用范圍，從而能夠進(jìn)一步改善寫(xiě)入/刪除耐性。

此外，在本實(shí)施方式中，對(duì)通過(guò)暫停擦除而使刪除動(dòng)作中斷1次的情況進(jìn)行了說(shuō)明，但也可多次中斷。

進(jìn)而，也可在刪除動(dòng)作開(kāi)始時(shí)選擇慢速擦除模式，在暫停擦除后，選擇普通擦除模式。

6.第6實(shí)施方式

其次，對(duì)第6實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)進(jìn)行說(shuō)明。本實(shí)施方式涉及在所述第3及第4實(shí)施方式中，選擇慢速編程模式的情況的具體例。

也就是，在本例中，于在某個(gè)頁(yè)面寫(xiě)入有小于頁(yè)面大小的數(shù)據(jù)的情況下，向該頁(yè)面的空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)，在寫(xiě)入該虛擬數(shù)據(jù)的情況下，應(yīng)用慢速編程模式。以下，僅對(duì)與第3及第4實(shí)施方式不同的點(diǎn)進(jìn)行說(shuō)明。

6.1關(guān)于虛擬數(shù)據(jù)寫(xiě)入的整體流程

首先，使用圖17，特別著眼于與頁(yè)面的空閑區(qū)域的關(guān)系，對(duì)虛擬數(shù)據(jù)寫(xiě)入的整體流程進(jìn)行說(shuō)明。

如圖示般，首先，定序器121如果從控制器200的處理器230接收到普通編程指令，那么在寫(xiě)入動(dòng)作開(kāi)始時(shí)，選擇未寫(xiě)入數(shù)據(jù)的頁(yè)面。

接著，定序器121按照從處理器230接收到的普通編程指令，在普通編程模式下向選擇頁(yè)面寫(xiě)入數(shù)據(jù)。這時(shí)，在從處理器230接收到的數(shù)據(jù)大小小于頁(yè)面大小的情況下，在選擇頁(yè)面出現(xiàn)未寫(xiě)入數(shù)據(jù)的區(qū)域(以下，稱(chēng)為“空閑區(qū)域”)(圖17的(a))。另一方面，在數(shù)據(jù)大小與頁(yè)面大小相同的情況下，在選擇頁(yè)面不產(chǎn)生空閑區(qū)域(圖17的(b))。

接著，如果寫(xiě)入動(dòng)作結(jié)束，那么處理器230從NAND型閃速存儲(chǔ)器100讀出所寫(xiě)入的數(shù)據(jù)。然后，處理器230對(duì)寫(xiě)入數(shù)據(jù)與所讀出的頁(yè)面的數(shù)據(jù)進(jìn)行比較，確認(rèn)空閑區(qū)域的有無(wú)。

在有空閑區(qū)域的情況下，處理器230命令定序器121在慢速編程模式下執(zhí)行虛擬數(shù)據(jù)向空閑區(qū)域的寫(xiě)入。更加具體來(lái)講，處理器230將指定空閑區(qū)域的列地址、及虛擬數(shù)據(jù)發(fā)送到NAND型閃速存儲(chǔ)器100。另外，處理器230保存在空閑區(qū)域?qū)懭胗刑摂M數(shù)據(jù)的信息，并在下次以后寫(xiě)入數(shù)據(jù)時(shí)，不選擇寫(xiě)入有虛擬數(shù)據(jù)的空閑區(qū)域。

然后，定序器121基于所接收到的指令及地址，在慢速編程模式下向空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)。虛擬數(shù)據(jù)只要不是刪除電平(E電平)的數(shù)據(jù)即可。更加具體來(lái)講，例如在存儲(chǔ)單元晶體管MT能夠保存2比特(4值)的數(shù)據(jù)，由低到高地將與4值對(duì)應(yīng)的閾值電平設(shè)為E電平、A電平、B電平、及C電平的情況下，虛擬數(shù)據(jù)只要不是E電平即可，可為A電平、B電平、及C電平中的任何一個(gè)，或者也可為這些電平的中間的電平。

此外，數(shù)據(jù)的寫(xiě)入是以頁(yè)面大小進(jìn)行。因此，在寫(xiě)入虛擬數(shù)據(jù)時(shí)，必須使虛擬數(shù)據(jù)不向?qū)懭胗幸呀?jīng)寫(xiě)入完成的凈值數(shù)據(jù)的存儲(chǔ)單元晶體管MT寫(xiě)入。因此，如果將表示寫(xiě)入對(duì)象的數(shù)據(jù)設(shè)為“0”數(shù)據(jù)，將表示非寫(xiě)入對(duì)象的數(shù)據(jù)設(shè)為“1”數(shù)據(jù)，那么對(duì)與寫(xiě)入有凈值數(shù)據(jù)的存儲(chǔ)單元晶體管MT對(duì)應(yīng)的位線BL，賦予“1”數(shù)據(jù)。而且，對(duì)與應(yīng)該寫(xiě)入虛擬數(shù)據(jù)的存儲(chǔ)單元晶體管對(duì)應(yīng)的位線，與所述A電平至C電平對(duì)應(yīng)地賦予“1”數(shù)據(jù)或“0”數(shù)據(jù)。

另一方面，在無(wú)空閑區(qū)域的情況下，處理器230不進(jìn)行虛擬數(shù)據(jù)的寫(xiě)入。

此外，在本實(shí)施方式中，對(duì)在1個(gè)頁(yè)面寫(xiě)入有數(shù)據(jù)的情況進(jìn)行了說(shuō)明，但存在視數(shù)據(jù)大小而向2個(gè)頁(yè)面以上寫(xiě)入數(shù)據(jù)的情況。在該情況下，僅讀出最終頁(yè)面數(shù)據(jù)便足夠。當(dāng)然也可讀出所有頁(yè)面的數(shù)據(jù)。進(jìn)而，在本實(shí)施方式中，在寫(xiě)入動(dòng)作完成之后，繼續(xù)執(zhí)行頁(yè)面的讀出動(dòng)作及虛擬數(shù)據(jù)的寫(xiě)入動(dòng)作，但各種處理也可不連續(xù)。例如控制器200在從主機(jī)設(shè)備接收到其他處理命令的情況下，也可在優(yōu)先執(zhí)行所述其他處理之后再進(jìn)行頁(yè)面的讀出動(dòng)作及虛擬數(shù)據(jù)的寫(xiě)入動(dòng)作。

6.2關(guān)于虛擬數(shù)據(jù)的寫(xiě)入動(dòng)作

其次，使用圖18，對(duì)所述虛擬數(shù)據(jù)的寫(xiě)入動(dòng)作進(jìn)行說(shuō)明。此外，圖17中的普通編程模式下的寫(xiě)入動(dòng)作與圖13相同，因此，在圖18的例子中，表示讀出動(dòng)作及虛擬數(shù)據(jù)寫(xiě)入動(dòng)作。

如圖示般，處理器230為了讀出所寫(xiě)入的數(shù)據(jù)，而輸出指令“00h”、地址數(shù)據(jù)“ADD1”、及讀出指令“30h”，所述指令“00h”下達(dá)執(zhí)行讀出的通知。定序器121按照指令“30h” 開(kāi)始讀出動(dòng)作，變成忙碌狀態(tài)(R/Bn＝“L”)。然后，如果從存儲(chǔ)單元陣列111讀出數(shù)據(jù)“R-DAT”的動(dòng)作完成，那么R/Bn恢復(fù)為“H”電平。如果R/Bn成為“H”電平，那么處理器230將讀出使能信號(hào)REn發(fā)送到NAND型閃速存儲(chǔ)器100，而讀出數(shù)據(jù)“R-DAT”。

接著，處理器230根據(jù)所讀出的數(shù)據(jù)對(duì)空閑區(qū)域的有無(wú)進(jìn)行確認(rèn)。然后，在判斷必須寫(xiě)入虛擬數(shù)據(jù)的情況下，處理器230輸出指令“80h”、指定空閑區(qū)域的地址數(shù)據(jù)“ADD2”、虛擬數(shù)據(jù)“DM”、及慢速編程指令“xxh”，所述指令“80h”下達(dá)執(zhí)行虛擬數(shù)據(jù)的寫(xiě)入的通知。定序器121按照指令“xxh”，在慢速編程模式下執(zhí)行虛擬數(shù)據(jù)的寫(xiě)入動(dòng)作。

6.3關(guān)于本實(shí)施方式的效果

在本實(shí)施方式的構(gòu)成中，通過(guò)在慢速編程模式下向頁(yè)面的空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)，能夠抑制因過(guò)刪除而導(dǎo)致的存儲(chǔ)單元晶體管MT的劣化，從而改善寫(xiě)入/刪除耐性。以下，對(duì)本效果進(jìn)行說(shuō)明。

在數(shù)據(jù)的刪除動(dòng)作中，對(duì)保存有與頁(yè)面的空閑區(qū)域?qū)?yīng)的比特，即E電平的數(shù)據(jù)的存儲(chǔ)單元晶體管MT，也與保存有其他電平的數(shù)據(jù)的存儲(chǔ)單元晶體管MT一樣，施加刪除脈沖。因此，與空閑區(qū)域?qū)?yīng)的存儲(chǔ)單元晶體管MT的閾值較大程度地向負(fù)側(cè)(負(fù)電壓側(cè))偏移(以下，稱(chēng)為“過(guò)刪除”)。而且，存儲(chǔ)單元晶體管MT易于因過(guò)刪除而劣化。另外，在向過(guò)刪除狀態(tài)的存儲(chǔ)單元晶體管MT寫(xiě)入數(shù)據(jù)的情況下，與向閾值電壓為0V左右的存儲(chǔ)單元晶體管MT寫(xiě)入的情況相比，編程循環(huán)次數(shù)變多，因此存儲(chǔ)單元晶體管MT有可能更易劣化。

針對(duì)此，在本實(shí)施方式的構(gòu)成中，向頁(yè)面的空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)。由此，在刪除動(dòng)作時(shí)，能夠抑制空閑區(qū)域的存儲(chǔ)單元晶體管MT成為過(guò)刪除狀態(tài)。由此，能夠抑制空閑區(qū)域的存儲(chǔ)單元晶體管MT的劣化。進(jìn)而，通過(guò)在慢速編程模式下寫(xiě)入虛擬數(shù)據(jù)，亦能夠抑制因?qū)懭胩摂M數(shù)據(jù)而導(dǎo)致的存儲(chǔ)單元晶體管MT的劣化。從而，能夠改善寫(xiě)入/刪除耐性。

進(jìn)而，為了防止過(guò)刪除，虛擬數(shù)據(jù)只要是E電平以外(比E電平更接近正電壓側(cè)的閾值)的數(shù)據(jù)即可，寫(xiě)入有虛擬數(shù)據(jù)的存儲(chǔ)單元晶體管MT的閾值分布也可比通常的數(shù)據(jù)寫(xiě)入的情況下廣。因此，應(yīng)用第4實(shí)施方式，能夠加大△VPGM_sl的上升幅度，減少編程循環(huán)次數(shù)。

此外，寫(xiě)入有虛擬數(shù)據(jù)的存儲(chǔ)單元晶體管MT的閾值優(yōu)選中性閾值。所謂中性閾值是指處于如下穩(wěn)定狀態(tài)的閾值，所述穩(wěn)定狀態(tài)為電荷存儲(chǔ)層的電荷不太受電荷存儲(chǔ)層周邊的絕緣膜所導(dǎo)致的漏電的影響，閾值幾乎不發(fā)生變動(dòng)。

7.第7實(shí)施方式

其次，對(duì)第7實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)進(jìn)行說(shuō)明。本實(shí)施方式是根據(jù)存儲(chǔ)單元晶體管MT的數(shù)據(jù)的刪除次數(shù)，決定在第1至第4實(shí)施方式中已經(jīng)說(shuō)明的擦除模式或編程模式。以下，僅對(duì)與第1至第4實(shí)施方式不同的點(diǎn)進(jìn)行說(shuō)明。

7.1關(guān)于刪除次數(shù)的管理表

首先，對(duì)本實(shí)施方式中的刪除次數(shù)表進(jìn)行說(shuō)明?？刂破?00例如在內(nèi)置存儲(chǔ)器220中具備刪除次數(shù)表。刪除次數(shù)表是保存每個(gè)區(qū)塊BLK(或每刪除單位)的刪除次數(shù)m、及用來(lái)決定擦除模式的判定值M(任意的整數(shù))的表格。每次在對(duì)象的區(qū)塊BLK中執(zhí)行刪除，刪除次數(shù)m的值均更新。

此外，刪除次數(shù)表也可設(shè)置在NAND型閃速存儲(chǔ)器100的未圖示的ROM(Read OnlyMemory，只讀存儲(chǔ)器)用戶(hù)空間文件系統(tǒng)內(nèi)(Filesystem in Userspace，F(xiàn)USE)。而且，例如在接通電源時(shí)，控制器200也可從NAND型閃速存儲(chǔ)器100讀出ROM用戶(hù)空間文件系統(tǒng)的數(shù)據(jù)。

7.2第1例關(guān)于擦除模式的選擇

其次，使用圖19，對(duì)控制器200根據(jù)對(duì)象區(qū)塊BLK的刪除次數(shù)m選擇擦除模式的情況進(jìn)行說(shuō)明。在本例中，將決定擦除模式時(shí)的判定值設(shè)為M1(任意的整數(shù))。

如圖示般，首先，控制器200從主機(jī)設(shè)備接收刪除命令(步驟S240)。

接著，控制器200的處理器230參照刪除次數(shù)表，對(duì)刪除對(duì)象區(qū)塊BLK的刪除次數(shù)m與擦除模式判定值M1進(jìn)行比較(步驟S241)。

在刪除次數(shù)m為0≦m＜M1的情況下(步驟S242_Yes)，處理器230輸出普通擦除指令。NAND型閃速存儲(chǔ)器100按照普通擦除指令，在普通擦除模式下執(zhí)行刪除動(dòng)作(步驟S243)。

另一方面，在刪除次數(shù)m為m≧M1的情況下(步驟S242_No)，處理器230輸出慢速擦除指令。NAND型閃速存儲(chǔ)器100按照慢速擦除指令，在慢速擦除模式下執(zhí)行刪除動(dòng)作(步驟S244)。

然后，在刪除動(dòng)作完成之后，更新刪除次數(shù)m(例如，m＝m+1)。

7.3第2例關(guān)于編程模式的選擇

其次，使用圖20，對(duì)控制器200根據(jù)對(duì)象區(qū)塊BLK的刪除次數(shù)m選擇編程模式的情況進(jìn)行說(shuō)明。在本例中，將決定編程模式時(shí)的判定值設(shè)為M2(任意的整數(shù))。

如圖示般，首先，控制器200從主機(jī)設(shè)備接收寫(xiě)入命令(步驟S250)。

接著，控制器200的處理器230參照刪除次數(shù)表，對(duì)刪除對(duì)象區(qū)塊BLK的刪除次 數(shù)m與編程模式判定值M2進(jìn)行比較(步驟S251)。

在刪除次數(shù)m為0≦m＜M2的情況下(步驟S252_Yes)，處理器230輸出普通編程指令。NAND型閃速存儲(chǔ)器100按照普通編程指令，在普通編程模式下執(zhí)行寫(xiě)入動(dòng)作(步驟S253)。

另一方面，在刪除次數(shù)m為m≧M2的情況下(步驟S252_No)，處理器230輸出慢速編程指令。NAND型閃速存儲(chǔ)器100按照慢速編程指令，在慢速編程模式下執(zhí)行寫(xiě)入動(dòng)作(步驟S254)。

此外，在本例中，對(duì)于每個(gè)區(qū)塊，均根據(jù)刪除次數(shù)表，選擇編程模式，但也可根據(jù)每個(gè)頁(yè)面的寫(xiě)入次數(shù)，選擇編程模式。在該情況下，控制器200也可具備寫(xiě)入次數(shù)表，而進(jìn)行每個(gè)頁(yè)面的寫(xiě)入次數(shù)與判定值的管理。而且，每次執(zhí)行寫(xiě)入動(dòng)作，均更新寫(xiě)入次數(shù)。

7.4關(guān)于本實(shí)施方式的效果

根據(jù)本實(shí)施方式，能夠抑制每個(gè)區(qū)塊BLK的數(shù)據(jù)可靠性的不均。以下，具體地進(jìn)行說(shuō)明。

存儲(chǔ)單元晶體管MT的劣化隨著數(shù)據(jù)的改寫(xiě)次數(shù)的增加而變大。因此，改寫(xiě)次數(shù)越多(利用頻率越高)的區(qū)塊BLK，存儲(chǔ)單元晶體管MT的劣化越發(fā)展，刪除及寫(xiě)入特性越變化，因此數(shù)據(jù)的可靠性有可能變低。從而，視改寫(xiě)次數(shù)的不同，每個(gè)區(qū)塊BLK有可能產(chǎn)生數(shù)據(jù)可靠性的不均。

針對(duì)此，在本實(shí)施方式的構(gòu)成中，對(duì)每個(gè)區(qū)塊BLK均管理刪除次數(shù)。而且，在刪除次數(shù)超過(guò)判定值的區(qū)塊BLK中，選擇慢速擦除模式、或慢速編程模式。由此，在改寫(xiě)次數(shù)較多的區(qū)塊BLK中，能夠優(yōu)先抑制劣化而實(shí)施寫(xiě)入或刪除動(dòng)作。由此，能夠抑制因改寫(xiě)次數(shù)的不同而導(dǎo)致的數(shù)據(jù)可靠性的不均。

8.變化例等

所述實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置(100in FIG.1)具有第1動(dòng)作模式(普通擦除模式or普通編程模式)及第2動(dòng)作模式(慢速擦除模式or慢速編程模式)，且具備存儲(chǔ)單元晶體管(MT in FIG.2)、及連接于存儲(chǔ)單元晶體管的字線(WL in FIG.2)。在刪除存儲(chǔ)單元晶體管的數(shù)據(jù)的情況下，向存儲(chǔ)單元晶體管施加刪除脈沖(VERA_nr or VERA_sl in FIG.6)。在向存儲(chǔ)單元晶體管寫(xiě)入數(shù)據(jù)的情況下，向存儲(chǔ)單元晶體管施加編程脈沖(VPGM_nr in FIG.11or VPGM_sl in FIG.12)。在處于第1動(dòng)作模式時(shí)，通過(guò)施加第1期間(t_ERA_nr in FIG.6or t_PGM_nr in FIG.11)的刪除脈沖或編程脈沖，存儲(chǔ)單元晶體管的背柵極與字線的電位差成為第1電位差(VERA_nr－VERA_WL or VPGM_nr－VSS)。在處于第2動(dòng)作模 式時(shí)，通過(guò)施加比第1期間長(zhǎng)的第2期間(t_ERA_sl in FIG.6or t_PGM_sl in FIG.12)的刪除脈沖或編程脈沖，背柵極與字線的電位差成為小于第1電位差的第2電位差(VERA_sl－VERA_WL or VPGM_sl－VSS)。

通過(guò)應(yīng)用所述實(shí)施方式，可提供一種能夠抑制存儲(chǔ)單元晶體管的劣化的半導(dǎo)體存儲(chǔ)裝置及存儲(chǔ)器系統(tǒng)。

此外，實(shí)施方式并不限定于上文已經(jīng)說(shuō)明的形態(tài)，而可進(jìn)行各種變化。

例如，在所述實(shí)施方式中，控制器200也可根據(jù)刪除次數(shù)的周期選擇慢速擦除模式(或慢速編程模式)。具體來(lái)講，例如，控制器200也可按照每3次刪除動(dòng)作選擇1次慢速擦除模式(或慢速編程模式)的時(shí)序進(jìn)行設(shè)定，進(jìn)而，該設(shè)定次數(shù)也可任意變更。

進(jìn)而，在于產(chǎn)品出廠前進(jìn)行數(shù)據(jù)的寫(xiě)入的情況下，也可應(yīng)用所述實(shí)施方式，在慢速編程模式下進(jìn)行數(shù)據(jù)的寫(xiě)入。

進(jìn)而，在所述實(shí)施方式中，控制器200也可在使數(shù)據(jù)于存儲(chǔ)單元陣列111內(nèi)的區(qū)塊BLK間移動(dòng)的情況下，應(yīng)用慢速編程模式。具體來(lái)講，例如，在刪除某區(qū)塊BLK的數(shù)據(jù)時(shí)，區(qū)塊BLK內(nèi)的有效數(shù)據(jù)必須移動(dòng)到其他區(qū)塊BLK。對(duì)于這時(shí)的寫(xiě)入動(dòng)作，也可應(yīng)用慢速編程模式。

進(jìn)而，所述實(shí)施方式既可僅應(yīng)用所述實(shí)施方式的擦除模式或編程模式，也可兩個(gè)均應(yīng)用。進(jìn)而，也可使多個(gè)實(shí)施方式組合。例如，既可應(yīng)用第5實(shí)施方式與第6實(shí)施方式兩者，也可應(yīng)用第7實(shí)施方式的第1例與第2例兩者。

進(jìn)而，所述第6實(shí)施方式也可通過(guò)控制器200根據(jù)寫(xiě)入數(shù)據(jù)的尺寸預(yù)先對(duì)頁(yè)面的空閑區(qū)域的有無(wú)進(jìn)行判斷，而省略數(shù)據(jù)的讀出動(dòng)作。在該情況下，控制器200也可無(wú)讀出動(dòng)作地指示虛擬數(shù)據(jù)的寫(xiě)入。另外，在第6實(shí)施方式中，以NAND型閃速存儲(chǔ)器100依照控制器200的命令而寫(xiě)入虛擬數(shù)據(jù)的情況為例進(jìn)行了說(shuō)明。但是，在NAND型閃速存儲(chǔ)器100能夠認(rèn)識(shí)到從控制器200接收到的數(shù)據(jù)小于頁(yè)面大小的情況下，NAND型閃速存儲(chǔ)器100也可不等來(lái)自控制器200的命令，而在內(nèi)部生成虛擬數(shù)據(jù)，并將該虛擬數(shù)據(jù)寫(xiě)入到空閑區(qū)域。而且，在該寫(xiě)入動(dòng)作時(shí)可應(yīng)用慢速編程模式。在該情況下，控制器200既可從NAND型閃速存儲(chǔ)器100通知內(nèi)容為已經(jīng)在空閑區(qū)域?qū)懭胗刑摂M數(shù)據(jù)的信息，或者也可判斷出在將小于頁(yè)面大小的數(shù)據(jù)發(fā)送到NAND型閃速存儲(chǔ)器100的時(shí)刻，向空閑區(qū)域?qū)懭胩摂M數(shù)據(jù)。

進(jìn)而，所述實(shí)施方式也可應(yīng)用于存儲(chǔ)單元晶體管MT積層在半導(dǎo)體襯底上方而形成的三維積層式NAND型閃速存儲(chǔ)器。

進(jìn)而，所述實(shí)施方式中所謂的“連接”也包括中間介置有例如晶體管或電阻器等其 他某物而間接地連接的狀態(tài)。

已對(duì)本發(fā)明的若干實(shí)施方式進(jìn)行了說(shuō)明，但這些實(shí)施方式是作為例子提出，并非意圖限定發(fā)明的范圍。這些實(shí)施方式能夠通過(guò)其他各種方式來(lái)實(shí)施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)進(jìn)行各種省略、替換、變更。這些實(shí)施方式及其變化包含在發(fā)明的范圍或主旨中，同樣地包含在權(quán)利要求書(shū)所記載的發(fā)明及其均等的范圍內(nèi)。

此外，在與本發(fā)明相關(guān)的各實(shí)施方式中，也可如以下所述。例如，在存儲(chǔ)單元晶體管MT能夠保存2比特(4值)的數(shù)據(jù)，由低到高地將保存有4值中的任一個(gè)時(shí)的閾值電平設(shè)為E電平(刪除電平)、A電平、B電平、及C電平時(shí)，

(1)在讀出動(dòng)作中，

向?yàn)锳電平的讀出動(dòng)作而選擇的字線施加的電壓例如為0V～0.55V之間。并不限定于此，也可處在0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一個(gè)范圍之間。

向?yàn)锽電平的讀出動(dòng)作而選擇的字線施加的電壓例如為1.5V～2.3V之間。并不限定于此，也可處在1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一個(gè)范圍之間。

向?yàn)镃電平的讀出動(dòng)作而選擇的字線施加的電壓例如為3.0V～4.0V之間。并不限定于此，也可處在3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一個(gè)范圍之間。

作為讀出動(dòng)作的時(shí)間(tR)，也可設(shè)定在例如25μs～38μs、38μs～70μs、或70μs～80μs之間。

(2)寫(xiě)入動(dòng)作如上所述，包括編程動(dòng)作與驗(yàn)證動(dòng)作。在寫(xiě)入動(dòng)作中，最初向在編程動(dòng)作時(shí)所選擇的字線施加的電壓例如為13.7V～14.3V之間。并不限定于此，也可設(shè)定在例如13.7V～14.0V及14.0V～14.6V中的任一個(gè)范圍之間。

也可改變對(duì)第奇數(shù)條字線寫(xiě)入時(shí)的、最初向所選擇的字線施加的電壓、及對(duì)第偶數(shù)條字線寫(xiě)入時(shí)的、最初向所選擇的字線施加的電壓。

在將編程動(dòng)作設(shè)定為ISPP方式(Incremental Step Pulse Program，增量步進(jìn)脈沖編程)時(shí)，作為上升的電壓，可列舉例如0.5V左右。

作為向非選擇的字線施加的電壓，也可設(shè)定在例如6.0V～7.3V之間。并不限定于該情況，也可設(shè)定在例如7.3V～8.4V之間，也可設(shè)定為6.0V以下。

也可根據(jù)非選擇的字線是第奇數(shù)條字線還是第偶數(shù)條字線，改變所施加的通過(guò)電壓。

作為寫(xiě)入動(dòng)作的時(shí)間(tProg)，也可設(shè)定在例如1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之間。

(3)在刪除動(dòng)作中，最初向形成在半導(dǎo)體襯底上部且上方配置有所述存儲(chǔ)單元的阱施加的電壓例如為12V～13.6V之間。并不限定于該情況，也可為例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、或19.8V～21V之間。

作為刪除動(dòng)作的時(shí)間(tErase)，也可設(shè)定在例如3000μs～4000μs、4000s～5000μs、或4000μs～9000μs之間。

(4)存儲(chǔ)單元的構(gòu)造為在半導(dǎo)體襯底(硅襯底)上具有隔著膜厚為4～10nm的隧道絕緣膜而配置的電荷存儲(chǔ)層。該電荷存儲(chǔ)層可設(shè)定為膜厚為2～3nm的SiN、或SiON等的絕緣膜與膜厚為3～8nm的多晶硅的積層構(gòu)造。另外，也可在多晶硅中添加Ru等金屬。在電荷存儲(chǔ)層之上具有絕緣膜。該絕緣膜具有例如被膜厚為3～10nm的下層High-k膜與膜厚為3～10nm的上層High-k膜夾著的膜厚為4～10nm的氧化硅膜。High-k膜可列舉HfO等。另外，氧化硅膜的膜厚可設(shè)定為比High-k膜的膜厚更厚。在絕緣膜上經(jīng)由膜厚為3～10nm的功函數(shù)調(diào)整用的材料而形成有膜厚為30nm～70nm的控制電極。在這里，功函數(shù)調(diào)整用的材料為T(mén)aO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。

另外，在存儲(chǔ)單元之間可形成氣隙。

[符號(hào)的說(shuō)明]

1 存儲(chǔ)器系統(tǒng)

100 NAND型閃速存儲(chǔ)器

110 核心部

111 存儲(chǔ)單元陣列

112 行解碼器

113 感測(cè)放大器

114 源極線驅(qū)動(dòng)器

115 阱驅(qū)動(dòng)器

116 NAND串

120 周邊電路部

121 定序器

122 電壓產(chǎn)生電路

123 寄存器

200 控制器

210 主機(jī)接口電路

220 內(nèi)置存儲(chǔ)器

230 處理器

240 緩沖存儲(chǔ)器

250 NAND接口電路

260 ECC電路