本發(fā)明涉及集成電路領(lǐng)域，尤其涉及一種編程及擦除數(shù)據(jù)控制傳輸電路。。

背景技術(shù)：

非易失性存儲(chǔ)器（nvm）的設(shè)計(jì)優(yōu)化中，在滿足功能、性能的前提下，面積優(yōu)化成為非易失性存儲(chǔ)器研究發(fā)展的新方向。

現(xiàn)有的編程及擦除數(shù)據(jù)控制傳輸電路，如圖1所示，編程及擦除數(shù)據(jù)控制傳輸電路產(chǎn)生編程或擦除操作gbl上所需的電壓，編程及擦除數(shù)據(jù)控制傳輸電路100包括傳輸路徑電路101、數(shù)據(jù)鎖存電路102、電壓生成電路103和路徑選通控制電路104；其中，傳輸路徑電路101和數(shù)據(jù)鎖存電路102是重復(fù)存在的電路，其數(shù)量和外部的存儲(chǔ)器陣列匹配。

外部輸入的信號(hào)prep、信號(hào)prg、信號(hào)ers分別為預(yù)編程（pre_program）、編程（program）、擦除（erase）的工作狀態(tài)控制信號(hào)，這三個(gè)工作狀態(tài)控制信號(hào)輸入到電壓生成電路103控制生成vpos_c和vneg_c電壓，經(jīng)過(guò)路徑選通控制電路104生成不同工作狀態(tài)下傳輸路徑電路101對(duì)應(yīng)路徑的選通控制信號(hào)；外部輸入的編程數(shù)據(jù)din輸入到編程數(shù)據(jù)鎖存電路102生成信號(hào)hv_yb，用以選通傳輸路徑電路101中對(duì)應(yīng)的路徑；現(xiàn)有編程及擦除數(shù)據(jù)控制傳輸電路的不同狀態(tài)對(duì)應(yīng)的控制關(guān)系如表一所示；

由表一可知，在預(yù)編程（pre_program）時(shí)，信號(hào)prep_ctrl選擇器件n3打開(kāi)，將電壓生成電路103生成的vneg_c（vneg）電壓傳輸?shù)絞bl端口；在擦除（erase）時(shí)，信號(hào)ers_ctrl選擇器件p3打開(kāi)，將電壓生成電路生成104的vpos_c（vpos）電壓傳輸?shù)絞bl端口；在編程（program）時(shí)，數(shù)據(jù)鎖存電路102根據(jù)外部輸入數(shù)據(jù)din的值1或者0，生成對(duì)應(yīng)的信號(hào)hv_yb（vpwr或者vneg），控制器件n2或者器件p1打開(kāi)，分別將vneg_c（vneg）電壓或者vbl（vinh）電壓傳輸?shù)絞bl端口；現(xiàn)有的傳輸路徑電路101需要3個(gè)pmos晶體管和3個(gè)nmos晶體管實(shí)現(xiàn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的技術(shù)問(wèn)題是提供一種編程及擦除數(shù)據(jù)控制傳輸電路，具有更小的面積。

本發(fā)明為解決其技術(shù)問(wèn)題采用的技術(shù)方案為：

一種編程及擦除數(shù)據(jù)控制傳輸電路，包括傳輸路徑電路，電壓生成電路，路徑選通控制電路，編程數(shù)據(jù)控制電路和數(shù)據(jù)鎖存電路；其中，所述傳輸路徑電路由pmos晶體管p1、pmos晶體管p2、nmos晶體管n1、nmos晶體管n2組成；

所述pmos晶體管p1的源極連接到所述電壓生成電路的vbl端口，所述pmos晶體管p1的漏極連接到所述pmos晶體管p2的源極，所述pmos晶體管p2的漏極連接到所述nmos晶體管n2的漏極，所述nmos晶體管n2的源極連接到所述nmos晶體管n1的漏極，所述nmos晶體管n1的源極連接到所述電壓生成電路的vneg_c端口；

所述pmos晶體管p1和所述nmos晶體管n2的柵極連接到一起，并由所述數(shù)據(jù)鎖存電路控制；

所述路徑選通控制電路產(chǎn)生所述傳輸路徑電路中對(duì)應(yīng)路徑的第一控制信號(hào)和第二控制信號(hào)，所述第一控制信號(hào)控制pmos晶體管p2的柵極，所述第二控制信號(hào)控制nmos晶體管n1的柵極；

所述電壓生成電路生成vbl電壓和vneg_c電壓，在預(yù)編程且選中及編程且選中操作時(shí)，產(chǎn)生的vbl電壓為vinh電壓，產(chǎn)生的vneg_c電壓為vneg電壓；在擦除且選中操作時(shí)，產(chǎn)生的vbl電壓為vpos電壓，產(chǎn)生的vneg_c電壓為vgnd電壓；

所述編程數(shù)據(jù)控制電路控制外部輸入的編程數(shù)據(jù)，在預(yù)編程且選中操作時(shí)，將所述編程數(shù)據(jù)進(jìn)行置‘1’操作后傳輸?shù)剿鰯?shù)據(jù)鎖存電路；在擦除且選中操作時(shí)，將所述編程數(shù)據(jù)進(jìn)行置‘0’操作后傳輸?shù)剿鰯?shù)據(jù)鎖存電路；

所述數(shù)據(jù)鎖存電路產(chǎn)生所述傳輸路徑電路中對(duì)應(yīng)路徑的控制信號(hào)。

優(yōu)選地，所述編程及擦除數(shù)據(jù)控制傳輸電路中，所述傳輸路徑電路和所述數(shù)據(jù)鎖存電路連接在一起，并且所述數(shù)據(jù)鎖存電路和所述傳輸路徑電路重復(fù)存在，其數(shù)量和外部存儲(chǔ)器陣列匹配。

與現(xiàn)有技術(shù)相比，本發(fā)明采用的編程及擦除數(shù)據(jù)控制傳輸電路，尤其是傳輸路徑電路采用2個(gè)pmos晶體管和2個(gè)nmos晶體管實(shí)現(xiàn)方式，相對(duì)于現(xiàn)有的傳輸路徑電路3個(gè)pmos晶體管和3個(gè)nmos晶體管的實(shí)現(xiàn)方式，面積更小，在實(shí)踐中，本發(fā)明技術(shù)方案具有面積更小的技術(shù)優(yōu)勢(shì)和經(jīng)濟(jì)效益明顯的特點(diǎn)。

下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步說(shuō)明。

附圖說(shuō)明

圖1為現(xiàn)有的一種編程及擦除數(shù)據(jù)控制傳輸電路框架圖。

圖2為本發(fā)明具體實(shí)施的一種編程及擦除數(shù)據(jù)控制傳輸電路框架圖。

具體實(shí)施方式

本發(fā)明的一種具體實(shí)施方式，如圖2所示編程及擦除數(shù)據(jù)控制傳輸電路200，包括傳輸路徑電路201、數(shù)據(jù)鎖存電路202、電壓生成電路203，路徑選通控制電路204，編程數(shù)據(jù)控制電路205；其中，傳輸路徑電路201和數(shù)據(jù)鎖存電路202連接在一起，并且重復(fù)存在，其數(shù)量和外部的存儲(chǔ)器陣列匹配。

如圖2所示的傳輸路徑電路201由pmos晶體管p1、pmos晶體管p2、nmos晶體管n1、nmos晶體管n2組成；其中，pmos晶體管p1的源極連接到電壓生成電路203的vbl端口，pmos晶體管p1的漏極連接到pmos晶體管p2的源極，pmos晶體管p2的漏極連接到nmos晶體管n2的漏極，nmos晶體管n2的源極連接到nmos晶體管n1的漏極，nmos晶體管n1的源極連接到電壓生成電路203的vneg_c端口；pmos晶體管p1和nmos晶體管n2的柵極連接到一起，并由數(shù)據(jù)鎖存電路202控制。

本發(fā)明實(shí)施的編程及擦除數(shù)據(jù)控制傳輸電路的譯碼信號(hào)以及對(duì)應(yīng)的控制關(guān)系如表二所示；

由表二可知，本發(fā)明實(shí)現(xiàn)了在預(yù)編程（pre_program）時(shí)，編程數(shù)據(jù)控制電路205利用外部輸入的信號(hào)set1將dind信號(hào)置為‘1’，從而使得數(shù)據(jù)鎖存電路202生成的信號(hào)hv_yb為vpwr，同時(shí)結(jié)合路徑選通控制電路204輸出的第一控制信號(hào)pctrl和第二控制信號(hào)nctrl，選擇打開(kāi)器件n1和器件n2組成的通路，并且關(guān)閉器件p1和器件p2組成的電路，將電壓生成電路203產(chǎn)生的vneg_c（vneg）信號(hào)傳輸?shù)絞bl端口。

由表二可知，在擦除（erase）時(shí)，編程數(shù)據(jù)控制電路205利用外部輸入的信號(hào)set0將dind信號(hào)置為‘0’，從而使得數(shù)據(jù)鎖存電路202生成的信號(hào)hv_yb為0，同時(shí)結(jié)合路徑選通控制電路204輸出的第一控制信號(hào)pctrl和第二控制信號(hào)nctrl，選擇打開(kāi)器件p1和器件p2組成的通路，并且關(guān)閉器件n1和器件n2組成的電路，將電壓生成電路203產(chǎn)生的vbl（vpos）信號(hào)傳輸?shù)絞bl端口。

由表二可知，在編程（program）時(shí)，外部輸入到編程數(shù)據(jù)控制電路205的set1、set0信號(hào)無(wú)效；編程數(shù)據(jù)控制電路205根據(jù)外部輸入的編程信號(hào)din的不同值0或者1，生成對(duì)應(yīng)狀態(tài)的信號(hào)dind，從而使得數(shù)據(jù)鎖存電路202生成對(duì)應(yīng)狀態(tài)的控制信號(hào)hv_yb（vneg或者vpwr）；當(dāng)外部輸入的編程數(shù)據(jù)din=0時(shí)，數(shù)據(jù)鎖存電路202生成的控制信號(hào)hv_yb為vneg，打開(kāi)器件p1和器件p2組成的通路，同時(shí)關(guān)閉器件n1和器件n2組成的通路，將電壓生成電路203生成的vbl（vinh）電壓傳輸?shù)絞bl端口；當(dāng)外部輸入的編程數(shù)據(jù)din=1時(shí)，數(shù)據(jù)鎖存電路202生成的控制信號(hào)hv_yb為vpwr，打開(kāi)器件n1和器件n2組成的通路，同時(shí)關(guān)閉器件p1和器件p2組成的通路，將電壓生成電路203生成的vneg_c（vneg）電壓傳輸?shù)絞bl端口。

與圖1所示的現(xiàn)有電路相比，本發(fā)明實(shí)施電路和現(xiàn)有電路實(shí)現(xiàn)的輸出結(jié)果相同，但是對(duì)編程及擦除數(shù)據(jù)控制傳輸電路200的控制以及傳輸路徑電路201電路結(jié)構(gòu)不同，本發(fā)明實(shí)施的傳輸路徑電路201僅需要2個(gè)pmos晶體管和2個(gè)nmos晶體管，比現(xiàn)有結(jié)構(gòu)少1個(gè)pmos晶體管和1個(gè)nmos晶體管，所以，本發(fā)明面積會(huì)更小。

針對(duì)本發(fā)明的思路及其他拓展設(shè)計(jì)，例如，電壓生成電路、路徑選通控制電路、編程數(shù)據(jù)控制電路及數(shù)據(jù)鎖存電路的不同實(shí)現(xiàn)，故凡依本發(fā)明的概念與精神所為之均等變化或修飾，均應(yīng)包括于本發(fā)明的權(quán)利要求書(shū)的范圍內(nèi)。