本申請要求2015年7月27日向韓國知識產(chǎn)權局提交的申請?zhí)枮?0-2015-0106089的韓國專利申請的優(yōu)先權，其所闡述的全部內容通過引用整體合并于此。

技術領域

本公開的實施例涉及半導體器件和半導體系統(tǒng)。

背景技術：

在半導體器件的開發(fā)中已經(jīng)努力具有增大的操作速度和集成密度。例如，已經(jīng)設計了適用于同步于外部時鐘信號來操作的同步存儲器件以提升操作速度。

最初，提出了單數(shù)據(jù)速率(SDR)同步存儲器件來提升半導體存儲器件的操作速度。SDR同步存儲器件同步于外部時鐘信號的上升沿而接收或輸出數(shù)據(jù)。雖然有這些進步，但仍需要比SDR同步存儲器件操作得更快的高性能存儲器件以滿足高性能電子系統(tǒng)的要求。

作為回應，已提出了以比SDR同步存儲器件高的速度操作的雙數(shù)據(jù)速率(DDR)同步存儲器件。在外部時鐘信號的單個周期期間DDR同步存儲器件可以接收或輸出數(shù)據(jù)兩次。更具體地，DDR同步存儲器件可以同步于外部時鐘信號的上升沿以及下降沿而接收或輸出數(shù)據(jù)。因此，DDR同步存儲器件可以甚至在不增加外部時鐘信號的頻率的情況下以SDR同步存儲器件的速度的兩倍的速度操作。

DDR同步存儲器件可以使用多位預取方案(multi-bit pre-fetch scheme)，多位預取方案內部地同時處理多位數(shù)據(jù)。在多位預取方案中，串行輸入的多位數(shù)據(jù)可以同步于數(shù)據(jù)選通信號而并行對齊。可以通過寫入命令信號將并行對齊的多位數(shù)據(jù)同時傳輸給存儲單元。

相應地，所需要的是克服該技術中的這些以及其他相關缺陷的器件、系統(tǒng)和方法。

技術實現(xiàn)要素：

各種實施例針對半導體器件和半導體系統(tǒng)。

根據(jù)一個實施例，一種半導體系統(tǒng)包括第一半導體器件和第二半導體器件。第一半 導體器件適用于輸出數(shù)據(jù)、數(shù)據(jù)選通信號、外部命令和時鐘信號。第二半導體器件適用于同步于數(shù)據(jù)選通信號而對齊所述數(shù)據(jù)以產(chǎn)生第一對齊數(shù)據(jù)和第二對齊數(shù)據(jù)，以及適用于響應于鎖存信號而鎖存第一對齊數(shù)據(jù)和第二對齊數(shù)據(jù)以產(chǎn)生第一鎖存數(shù)據(jù)和第二鎖存數(shù)據(jù)，所述鎖存信號是通過對數(shù)據(jù)選通信號分頻而產(chǎn)生的。

根據(jù)一個實施例，一種半導體器件包括鎖存數(shù)據(jù)發(fā)生電路和時鐘同步電路。鎖存數(shù)據(jù)發(fā)生電路適用于通過同步于第一內部選通信號和第二內部選通信號而對齊內部數(shù)據(jù)來產(chǎn)生第一對齊數(shù)據(jù)和第二對齊數(shù)據(jù)，以及適用于響應于鎖存信號而通過鎖存第一對齊數(shù)據(jù)和第二對齊數(shù)據(jù)來產(chǎn)生第一鎖存數(shù)據(jù)和第二鎖存數(shù)據(jù)，所述鎖存信號是通過對第一內部選通信號分頻而產(chǎn)生的。時鐘同步電路適用于從寫入命令和內部時鐘輸出輸入時鐘，以及適用于響應于所述輸入時鐘而輸出第一鎖存數(shù)據(jù)和第二鎖存數(shù)據(jù)作為第一寫入數(shù)據(jù)和第二寫入數(shù)據(jù)。

附圖說明

基于附圖和所附具體描述，本公開的各種實施例將變得更加明顯，在附圖中：

圖1是圖示根據(jù)一個示例性實施例的半導體系統(tǒng)的配置的示例的框圖；

圖2是圖示可以包括在圖1的半導體系統(tǒng)中的數(shù)據(jù)對齊電路的配置的示例的框圖；

圖3是圖示可以包括在圖1的半導體系統(tǒng)中的鎖存信號發(fā)生電路的配置的框圖；

圖4是圖示圖3中所示的鎖存信號發(fā)生電路的操作的示例的時序圖；

圖5是圖示可以包括在圖1的半導體系統(tǒng)中的輸入時鐘發(fā)生電路的配置的示例的框圖；

圖6是圖示圖1至圖5中所示的半導體系統(tǒng)的操作的示例的時序圖；以及

圖7是圖示可以包括圖1至圖5中所示的半導體系統(tǒng)的電子系統(tǒng)的配置的示例的框圖。

具體實施方式

在下文中將參照附圖來描述本公開的各種實施例。然而，本文中所描述的實施例僅用于說明的目的，而非意在限制本公開的范圍。

如圖1中所示，根據(jù)一個實施例的半導體系統(tǒng)可以包括第一半導體器件11和第二半導體器件12。第一半導體器件11可以施加數(shù)據(jù)DATA、數(shù)據(jù)選通信號DQS、外部命 令CMD和時鐘信號CLK給第二半導體器件12。第二半導體器件12可以包括鎖存數(shù)據(jù)發(fā)生電路13、時鐘同步電路14和寫入驅動器15。

鎖存數(shù)據(jù)發(fā)生電路13可以包括數(shù)據(jù)緩沖器131、數(shù)據(jù)選通信號緩沖器132、數(shù)據(jù)對齊電路133、鎖存信號發(fā)生電路134和數(shù)據(jù)鎖存器135。

數(shù)據(jù)緩沖器131可以緩沖數(shù)據(jù)DATA以產(chǎn)生內部數(shù)據(jù)IDATA。數(shù)據(jù)選通信號緩沖器132可以接收數(shù)據(jù)選通信號DQS以產(chǎn)生第一內部選通信號DQS_R和第二內部選通信號DQS_F。第一內部選通信號DQS_R可以同步于數(shù)據(jù)選通信號DQS的上升沿來產(chǎn)生。另一方面，第二內部選通信號DQS_F可以同步于數(shù)據(jù)選通信號DQS的下降沿來產(chǎn)生。

數(shù)據(jù)對齊電路133可以同步于第一內部選通信號DQS_R和第二內部選通信號DQS_F而將內部數(shù)據(jù)IDATA對齊。這種對齊導致第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)DIN_ALI<1:4>的產(chǎn)生。之后將參照圖2來詳細描述數(shù)據(jù)對齊電路133的配置和操作。

鎖存信號發(fā)生電路134可以從第一內部選通信號DQS_R產(chǎn)生鎖存信號DQS_LAT。鎖存信號發(fā)生電路134可以對第一內部選通信號DQS_R進行分頻以產(chǎn)生周期為數(shù)據(jù)選通信號DQS的周期的兩倍的鎖存信號DQS_LAT。之后將參照圖3和圖4來詳細描述鎖存信號發(fā)生電路134的配置和操作。

數(shù)據(jù)鎖存器135可以響應于鎖存信號DQS_LAT而鎖存第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)DIN_ALI<1:4>。這種鎖存導致第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>的產(chǎn)生。由于鎖存信號DQS_LAT具有為數(shù)據(jù)選通信號DQS的周期的兩倍的周期，因此同步于鎖存信號DQS_LAT而產(chǎn)生的第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>中的每個也可以被產(chǎn)生為具有與數(shù)據(jù)選通信號DQS的兩個周期相對應的時間段。

時鐘同步電路14可以包括命令解碼器141、時鐘緩沖器142、輸入時鐘發(fā)生電路143和發(fā)送器144。

命令解碼器141可以對外部命令CMD解碼以產(chǎn)生用于寫入操作的寫入命令WT_CMD。時鐘緩沖器142可以緩沖時鐘信號CLK以產(chǎn)生內部時鐘ICLK。

輸入時鐘發(fā)生電路143可以從寫入命令WT_CMD和內部時鐘ICLK產(chǎn)生輸入時鐘DIN_CLK。如果寫入命令WT_CMD被使能，則輸入時鐘發(fā)生電路143可以同步于內部時鐘ICLK而鎖存寫入命令WT_CMD。此外，輸入時鐘發(fā)生電路143可以根據(jù)寫入延時信息和突發(fā)長度信息來延遲鎖存的寫入命令WT_CMD以產(chǎn)生輸入時鐘DIN_CLK。之后將參照圖5來詳細地描述輸入時鐘發(fā)生電路143的配置和操作。

發(fā)送器144可以響應于輸入時鐘DIN_CLK而輸出第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>作為第一寫入數(shù)據(jù)至第四寫入數(shù)據(jù)WT_DIN<1:4>。寫入驅動器15可以接收第一寫入數(shù)據(jù)至第四寫入數(shù)據(jù)WT_DIN<1:4>以驅動第一全局輸入/輸出(I/O)線至第四全局輸入/輸出線GIO<1:4>。

參見圖2，數(shù)據(jù)對齊電路133可以包括多個鎖存器，包括第一鎖存器21、第二鎖存器22、第三鎖存器23、第四鎖存器24、第五鎖存器25、第六鎖存器26和第七鎖存器27。

更具體地，第一鎖存器21可以同步于第一內部選通信號DQS_R而鎖存內部數(shù)據(jù)IDATA以輸出鎖存的內部數(shù)據(jù)IDATA。第二鎖存器22可以同步于第二內部選通信號DQS_F而鎖存第一鎖存器21的輸出信號以產(chǎn)生第三對齊數(shù)據(jù)DIN_ALI<3>。第三鎖存器23可以同步于第一內部選通信號DQS_R而鎖存第三對齊數(shù)據(jù)DIN_ALI<3>以輸出鎖存的第三對齊數(shù)據(jù)DIN_ALI<3>。第四鎖存器24可以同步于第二內部選通信號DQS_F而鎖存第三鎖存器23的輸出信號以產(chǎn)生第一對齊數(shù)據(jù)DIN_ALI<1>。

此外，第五鎖存器25可以同步于第二內部選通信號DQS_F而鎖存內部數(shù)據(jù)IDATA以產(chǎn)生第四對齊數(shù)據(jù)DIN_ALI<4>。第六鎖存器26可以同步于第一內部選通信號DQS_R而鎖存第四對齊數(shù)據(jù)DIN_ALI<4>以輸出鎖存的第四對齊數(shù)據(jù)DIN_ALI<4>。第七鎖存器27可以同步于第二內部選通信號DQS_F而鎖存第六鎖存器26的輸出信號以產(chǎn)生第二對齊數(shù)據(jù)DIN_ALI<2>。

這樣，具有前述或類似配置的數(shù)據(jù)對齊電路133可以輸出同步于第二內部選通信號DQS_F而對齊的第一對齊數(shù)據(jù)DIN_ALI<1>、第二對齊數(shù)據(jù)DIN_ALI<2>、第三對齊數(shù)據(jù)DIN_ALI<3>和第四對齊數(shù)據(jù)DIN_ALI<4>。鎖存器21至27中的每一個可以是D觸發(fā)器或者包括D觸發(fā)器。

參見圖3，鎖存信號發(fā)生電路134可以包括分頻器31和信號延遲電路32。

分頻器31可以對第一內部選通信號DQS_R進行分頻以產(chǎn)生分頻信號DQS_DIV。分頻器31可以產(chǎn)生周期為第一內部選通信號DQS_R的周期的兩倍的分頻信號DQS_DIV。分頻器31可以是D觸發(fā)器或包括D觸發(fā)器。此外，分頻器31可以同步于第一內部選通信號DQS_R來接收反相分頻信號DQS_DIVB(其可以通過將分頻信號DQS_DIV反相來獲得)以產(chǎn)生分頻信號DQS_DIV。

更具體地，分頻器31可以包括產(chǎn)生周期為第一內部選通信號DQS_R的周期的N倍的分頻信號DQS_DIV的各種電路中的任意一種電路或者可以使用所述任意一種電路 來實現(xiàn)，其中N是大于或等于2的自然數(shù)。

信號延遲電路32可以是或包括分頻信號移位(shifting)電路321和鎖存信號輸出電路322。分頻信號移位電路321可以通過響應于第二內部選通信號DQS_F而將分頻信號DQS_DIV移位數(shù)據(jù)選通信號DQS的半個周期來產(chǎn)生移位信號DQS_SFT。鎖存信號輸出電路322可以通過將移位信號DQS_SFT延遲預定時間段來產(chǎn)生鎖存信號DQS_LAT。鎖存信號輸出電路322可以延遲移位信號DQS_SFT以輸出延遲的移位信號DQS_SFT作為鎖存信號DQS_LAT，該鎖存信號DQS_LAT的下降沿位于第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)DIN_ALI<1:4>的中心點附近。

在下文中將參照圖4來描述圖3中所示的鎖存信號發(fā)生電路134的操作。

首先，在時間T11之前，分頻信號DQS_DIV和反相分頻信號DQS_DIVB被初始化。例如，可以將分頻信號DQS_DIV初始化為具有邏輯低電平，以及可以將反相分頻信號DQS_DIVB初始化為具有邏輯高電平。

在時間T11處，分頻器31可以同步于第一內部選通信號DQS_R的第一上升沿而接收反饋的反相分頻信號DQS_DIVB。然后分頻器31可以產(chǎn)生分頻信號DQS_DIV和反相信號DQS_DIVB。

更具體地，在時間T11處，分頻器31可以同步于第一內部選通信號DQS_R的上升沿而輸出反相分頻信號DQS_DIVB作為分頻信號DQS_DIV。因此，在時間T11處，分頻器31可以接收具有邏輯高電平的反相分頻信號DQS_DIVB，并產(chǎn)生具有邏輯高電平的分頻信號DQS_DIV。

此外，分頻器31可以將反相分頻信號DQS_DIVB反相以產(chǎn)生具有不同邏輯電平的反相分頻信號DQS_DIVB。即，在時間T11處，如果具有邏輯高電平的反相分頻信號DQS_DIVB被反饋輸入至分頻器31，則分頻器31可以將具有邏輯高電平的反相分頻信號DQS_DIVB反相以輸出具有邏輯低電平的反相分頻信號DQS_DIVB。

隨后，在時間T13處，分頻器31可以同步于第一內部選通信號DQS_R的第二上升沿而接收反饋的具有邏輯低電平的反相分頻信號DQS_DIVB。分頻器31可以產(chǎn)生具有邏輯低電平的分頻信號DQS_DIV和具有邏輯高電平的反相分頻信號DQS_DIVB。這樣，分頻器31可以產(chǎn)生其電平同步于第一內部選通信號DQS_R的上升沿而改變的分頻信號DQS_DIV。因此，分頻器31可以產(chǎn)生具有為數(shù)據(jù)選通信號DQS的周期的兩倍的周期的分頻信號DQS_DIV。

在時間T12處，分頻信號移位電路321可以同步于第二內部選通信號DQS_F的第 一上升沿而接收具有邏輯高電平的分頻信號DQS_DIV以產(chǎn)生具有邏輯高電平的移位信號DQS_SFT。此外，在時間點T14處，分頻信號移位電路321可以同步于第二內部選通信號DQS_F的第二上升沿而接收具有邏輯低電平的分頻信號DQS_DIV以產(chǎn)生具有邏輯低電平的移位信號DQS_SFT。

因此，由于分頻信號移位電路321同步于第二內部選通信號DQS_F的上升沿而輸出分頻信號DQS_DIV作為移位信號DQS_SFT，因此移位信號DQS_SFT可以對應于分頻信號DQS_DIV被移位了數(shù)據(jù)選通信號DQS的半個周期的一種信號。

鎖存信號輸出電路322可以通過將移位信號DQS_SFT延遲時間段“A”而產(chǎn)生鎖存信號DQS_LAT。鎖存信號輸出電路322可以設置時間段“A”使得鎖存信號DQS_LAT的下降沿位于第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)DIN_ALI<1:4>的中心點附近。

參見圖5，輸入時鐘發(fā)生電路143可以包括選擇時鐘發(fā)生電路51和輸入時鐘輸出電路52。

選擇時鐘發(fā)生電路51可以包括命令鎖存器511、寫入時鐘移位電路512和選擇器513。

命令鎖存器511可以響應于內部時鐘ICLK而鎖存寫入命令WT_CMD以產(chǎn)生寫入時鐘WT_CLK。

寫入時鐘移位電路512可以通過順序地移位寫入時鐘WT_CLK來產(chǎn)生第一移位寫入時鐘至第四移位寫入時鐘WT_SFT<1:4>。寫入時鐘移位電路512可以將寫入時鐘WT_CLK移位突發(fā)長度時間段以產(chǎn)生第一移位寫入時鐘至第四移位寫入時鐘WT_SFT<1:4>。第一移位寫入時鐘至第四移位寫入時鐘WT_SFT<1:4>具有分別對應于內部時鐘ICLK的一個周期至四個周期的寫入延時(latency)。

選擇器513可以響應于第一寫入延時信號至第四寫入延時信號WL<1:4>而選擇第一移位寫入時鐘至第四移位寫入時鐘WT_SFT<1:4>中的任意一個以將選中的一個移位寫入時鐘作為選擇時鐘DIN_SEL輸出。

更具體地，例如，如果寫入延時被設置為內部時鐘ICLK的一個周期且第一寫入延時信號WL<1>被使能，則第一移位寫入時鐘WT_SFT<1>可以被選中并被輸出作為選擇時鐘DIN_SEL。如果寫入延時被設置為內部時鐘ICLK的兩個周期且第二寫入延時信號WL<2>被使能，則第二移位寫入時鐘WT_SFT<2>可以被選中并被輸出作為選擇時鐘DIN_SEL。如果寫入延時被設置為內部時鐘ICLK的三個周期且第三寫入延時信號WL<3>被使能，則第三移位寫入時鐘WT_SFT<3>可以被選中并被輸出作為選擇時鐘 DIN_SEL。最后，如果寫入延時被設置為內部時鐘ICLK的四個周期且第四寫入延時信號WL<4>被使能，則第四移位寫入時鐘WT_SFT<4>可以被選中并被輸出作為選擇時鐘DIN_SEL。

輸入時鐘輸出電路52可以通過將選擇時鐘DIN_SEL延遲預定時間段來產(chǎn)生輸入時鐘DIN_CLK。輸入時鐘輸出電路52可以延遲選擇時鐘DIN_SEL以輸出其上升沿位于第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DQS_LAT<1:4>的中心點附近的輸入時鐘DIN_CLK。

在下文中將參照圖6結合寫入延時被設置為內部時鐘ICLK的兩個周期且突發(fā)長度為4的示例來描述具有前述或類似配置的半導體系統(tǒng)的寫入操作。

首先，如果在時間點T21處輸入了寫入命令WT_CMD，則數(shù)據(jù)選通信號DQS可以被產(chǎn)生為從時間點T21經(jīng)過了內部時鐘ICLK的兩個周期之后的時間點T22處開始跳轉(toggle)，且數(shù)據(jù)DATA也可以從時間T22開始產(chǎn)生。

數(shù)據(jù)選通信號緩沖器132可以同步于數(shù)據(jù)選通信號DQS的上升沿而產(chǎn)生第一內部選通信號DQS_R。另一方面，數(shù)據(jù)選通信號緩沖器132可以同步于數(shù)據(jù)選通信號DQS的下降沿而產(chǎn)生第二內部選通信號DQS_F。

數(shù)據(jù)對齊電路133可以同步于第一內部選通信號DQS_R和第二內部選通信號DQS_F而產(chǎn)生第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)DIN_ALI<1:4>。在一個實施例中，第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)ALI<1:4>在時間T23處可以具有大約為數(shù)據(jù)選通信號DQS的一個周期的時間段寬度。

鎖存信號發(fā)生電路134可以對第一內部選通信號DQS_R進行分頻以產(chǎn)生分頻信號DQS_DIV。此外，鎖存信號發(fā)生電路134可以延遲分頻信號DQS_DIV以產(chǎn)生鎖存信號DQS_LAT。

以上已經(jīng)關聯(lián)圖4描述了從第一內部選通信號DQS_R產(chǎn)生鎖存信號DQS_LAT的操作。因此，在下文中將省略對從第一內部選通信號DQS_R產(chǎn)生鎖存信號DQS_LAT的操作的詳細描述。

數(shù)據(jù)鎖存器135可以同步于鎖存信號DQS_LAT的下降沿而鎖存第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)DIN_ALI<1:4>以產(chǎn)生第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>。在一個實施例中，第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>可以具有大約為數(shù)據(jù)選通信號DQS的兩個周期的時間段。

如果在時間T21處輸入了寫入命令WT_CMD，則選擇時鐘發(fā)生電路51可以同步 于內部時鐘ICLK而產(chǎn)生被設置為在時間T21處具有邏輯高電平的寫入時鐘WT_CLK。此外，選擇時鐘發(fā)生電路51可以通過將寫入時鐘WT_CLK移位時鐘信號CLK的四個周期(對應于寫入延時(2)與突發(fā)長度(4)的一半的總和)來產(chǎn)生被設置為在時間T24處具有邏輯高電平的選擇時鐘DIN_SEL。輸入時鐘輸出電路52可以通過將選擇時鐘DIN_SEL延遲時間段“B”來產(chǎn)生輸入時鐘DIN_CLK。輸入時鐘輸出電路52可以設置該時間段“B”，使得輸入時鐘DIN_CLK的上升沿位于第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>的中心點附近。

在時間點T25處，發(fā)送器144可以同步于輸入時鐘DIN_CLK的上升沿而輸出第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>作為第一寫入數(shù)據(jù)至第四寫入數(shù)據(jù)WT_DIN<1:4>。

如上所述，根據(jù)一個實施例的半導體系統(tǒng)可以將同步于數(shù)據(jù)選通信號DQS而對齊的第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)DIN_ALI<1:4>再次對齊。這種對齊可以響應于通過對數(shù)據(jù)選通信號DQS進行分頻而獲得的鎖存信號DQS_LAT來執(zhí)行。結果，第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>具有大約為數(shù)據(jù)選通信號DQS的兩個周期的時間段。

由于具有從時鐘信號CLK產(chǎn)生的輸入時鐘DIN_CLK的大約兩個周期的時間段的第一鎖存數(shù)據(jù)至第四鎖存數(shù)據(jù)DIN_LAT<1:4>被傳輸給寫入驅動器15，因此第一對齊數(shù)據(jù)至第四對齊數(shù)據(jù)DIN_ALI<1:4>可以穩(wěn)定地傳輸給寫入驅動器15。即使時鐘信號CLK和數(shù)據(jù)選通信號DQS的周期變短(例如，根據(jù)緣于周圍環(huán)境的半導體系統(tǒng)的速度提升、時鐘信號CLK的時序、和/或數(shù)據(jù)選通信號DQS的改變而變短)仍可以實現(xiàn)這種穩(wěn)定的傳輸。

注意可以在電子系統(tǒng)中實施參照圖1至圖6而描述的半導體器件和半導體系統(tǒng)。該電子系統(tǒng)可以是或包括存儲系統(tǒng)、圖形系統(tǒng)、計算系統(tǒng)、或移動系統(tǒng)等。例如，根據(jù)一個實施例的電子系統(tǒng)1000可以包括數(shù)據(jù)儲存器1001、存儲器控制器1002、緩沖存儲器1003和I/O接口1004。

數(shù)據(jù)儲存器1001可以包括以上關于圖1而描述的第二半導體器件12。數(shù)據(jù)儲存器1001可以儲存從存儲器控制器產(chǎn)生并傳送來的數(shù)據(jù)。數(shù)據(jù)儲存器1001可以例如響應于來自存儲器控制器1002的控制信號而將儲存的數(shù)據(jù)輸出給例如存儲器控制器1002。

數(shù)據(jù)儲存器1001可以是或包括非易失性存儲器，非易失性存儲器即使在其電源被中斷時仍保持其儲存的數(shù)據(jù)。非易失性存儲器可以為快閃存儲器(諸如“或非”型快閃存儲器或“與非”型快閃存儲器)、相變隨機存取存儲器(PRAM)、電阻式隨機存取存儲器(RRAM)、自旋轉移矩隨機存取存儲器(STTRAM)、或磁性隨機存取存儲器 (MRAM)等。

存儲器控制器1002可以包括以上關于圖1而描述的第一半導體存儲器件11。存儲器控制器1002可以對經(jīng)由I/O接口1004而從外部設備(例如主機設備)輸出的命令解碼。此外，存儲器控制器1002可以根據(jù)解碼結果而控制來自或到達數(shù)據(jù)儲存器1001和緩沖存儲器1003的數(shù)據(jù)。

雖然圖7圖示了單個塊的存儲器控制器1002，但存儲器控制器1002可以包括用于控制數(shù)據(jù)儲存器1001(例如，包括非易失性存儲器)的一個控制器和用于控制緩沖存儲器1003(例如，包括易失性存儲器)的另一控制器。

緩沖存儲器1003可以暫時儲存由存儲器控制器1002處理的數(shù)據(jù)(即，從數(shù)據(jù)儲存器1001輸出的數(shù)據(jù)或輸入至數(shù)據(jù)儲存器1001的數(shù)據(jù))。緩沖存儲器1003可以例如響應于控制信號而儲存例如從存儲器控制器1002輸出的數(shù)據(jù)DATA。緩沖存儲器1003可以讀取并輸出儲存的數(shù)據(jù)給存儲器控制器1002。緩沖存儲器1003可以是或包括諸如動態(tài)隨機存取存儲器(DRAM)、移動DRAM或靜態(tài)隨機存取存儲器(SRAM)的易失性存儲器。

I/O接口1004可以將存儲器控制器1002物理地電連接至外部設備(例如，主機)。因此，存儲器控制器1002可以接收經(jīng)由I/O接口1004而從外部設備(即，主機)供應的控制信號和數(shù)據(jù)。此外，存儲器控制器1002可以經(jīng)由I/O接口1004而將從存儲器控制器1002產(chǎn)生的數(shù)據(jù)輸出給外部設備(即，主機)。即，電子系統(tǒng)1000可以經(jīng)由I/O接口1004與主機通信。

I/O接口1004可以根據(jù)各種合適的接口協(xié)議中的任意一種來配置，諸如通用串行總線(USB)、多媒體卡(MMC)、外圍組件互連快速(PCI-E)、串行連接SCSI(SAS)、串行AT連接(SATA)、并行AT連接(PATA)、小計算機系統(tǒng)接口(SCSI)、增強型小設備接口(ESDI)和集成驅動電路(IDE)。

電子系統(tǒng)1000可以用作主機設備的輔助儲存設備或外部儲存設備。電子系統(tǒng)1000可以包括固態(tài)盤(SSD)、USB存儲器、安全數(shù)字(SD)卡、迷你安全數(shù)字(mSD)卡、微型安全數(shù)字(微型SD)卡、安全數(shù)字大容量(SDHC)卡、記憶棒卡、智能媒體(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、或緊湊式閃存(CF)卡等。

以上已經(jīng)出于說明的目的而公開了本公開的各種實施例。本領域技術人員將認識到，在不脫離所附權利要求中公開的本公開的范圍和精神的情況下，可以有各種修改、添加和替代。