本申請要求2015年10月27日向韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2015-0149657的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

本公開的實(shí)施例總體而言涉及一種半導(dǎo)體器件和半導(dǎo)體系統(tǒng)，并且更具體地，涉及通過轉(zhuǎn)換其邏輯電平組合來輸入和輸出數(shù)據(jù)的半導(dǎo)體器件和半導(dǎo)體系統(tǒng)。

背景技術(shù)：

通常，半導(dǎo)體器件包括多個(gè)存儲單元。包括存儲單元的半導(dǎo)體器件可以執(zhí)行寫入操作和讀取操作，以將數(shù)據(jù)儲存在存儲單元中，以及將儲存在存儲單元中的數(shù)據(jù)輸出至外部?？梢愿鶕?jù)來自控制器的控制來執(zhí)行寫入操作或者讀取操作。

隨著半導(dǎo)體系統(tǒng)趨向于更高的性能，被安裝作為存儲器的易失性存儲器件(諸如DRAM)趨向于更高的操作速度和更高的集成度。因此，隨著半導(dǎo)體工藝的發(fā)展，存儲芯片的容量和操作速度正逐步地增大。隨著半導(dǎo)體工藝變得更精細(xì)，存儲芯片中的存儲單元的尺寸以及傳送數(shù)據(jù)或內(nèi)部信號所通過的線寬正逐步地減小。

以這種方式，隨著設(shè)置在半導(dǎo)體器件中的存儲單元的尺寸以及傳送數(shù)據(jù)所通過的線寬減小，數(shù)據(jù)位之間的干擾增加。因此，需要致力于減小干擾現(xiàn)象，諸如由數(shù)據(jù)位之間的干擾所引起的碼間串?dāng)_現(xiàn)象和通道間干擾現(xiàn)象。

技術(shù)實(shí)現(xiàn)要素：

各種實(shí)施例針對一種半導(dǎo)體器件和半導(dǎo)體系統(tǒng)，其能夠在數(shù)據(jù)的位中只有一位為不同的邏輯電平的情況下，轉(zhuǎn)換數(shù)據(jù)的邏輯電平來寫入數(shù)據(jù)，以及在讀取操作中恢復(fù)數(shù)據(jù)的邏輯電平組合，由此減少數(shù)據(jù)位之間的干擾現(xiàn)象。

此外，各種實(shí)施例針對一種半導(dǎo)體器件和半導(dǎo)體系統(tǒng)，其能夠在數(shù)據(jù)的位中只有一位為不同的邏輯電平的情況下，通過轉(zhuǎn)換數(shù)據(jù)的邏輯電平來寫入數(shù)據(jù)，以及通過恢復(fù)數(shù)據(jù)的邏輯電平組合而在讀取操作中輸出數(shù)據(jù)，由此減少碼間串?dāng)_現(xiàn)象和通道間干擾現(xiàn)象。

在一個(gè)實(shí)施例中，半導(dǎo)體系統(tǒng)可以包括：第一半導(dǎo)體器件，被配置成輸出命令、地址和數(shù)據(jù)；以及第二半導(dǎo)體器件，被配置成在寫入操作中，響應(yīng)于標(biāo)志信號來轉(zhuǎn)換數(shù)據(jù) 的邏輯電平組合，以及響應(yīng)于命令和地址來儲存數(shù)據(jù)，所述標(biāo)志信號在數(shù)據(jù)的位中只有一位為不同的邏輯電平的情況下被使能。

在一個(gè)實(shí)施例中，半導(dǎo)體器件可以包括：數(shù)據(jù)輸入/輸出塊，被配置成在寫入操作中，將從外部輸入的數(shù)據(jù)輸出至輸入/輸出線，以及在讀取操作中將加載在輸入/輸出線上的內(nèi)部數(shù)據(jù)作為數(shù)據(jù)而輸出；以及模式控制塊，被配置成響應(yīng)于在數(shù)據(jù)的位中只有一位為不同的邏輯電平的情況下被使能的標(biāo)志信號，通過轉(zhuǎn)換數(shù)據(jù)的邏輯電平組合來將加載在輸入/輸出線上的數(shù)據(jù)輸出至全局線，以及在讀取操作中，通過恢復(fù)內(nèi)部數(shù)據(jù)的邏輯電平組合來將加載在全局線上的內(nèi)部數(shù)據(jù)輸出至輸入/輸出線。

根據(jù)實(shí)施例，能夠在數(shù)據(jù)的位中只有一位為不同的邏輯電平的情況下，通過轉(zhuǎn)換數(shù)據(jù)的邏輯電平組合來寫入數(shù)據(jù)，以及通過恢復(fù)數(shù)據(jù)的邏輯電平組合而在讀取操作中輸出數(shù)據(jù)，由此減小數(shù)據(jù)位之間的干擾現(xiàn)象。

此外，根據(jù)實(shí)施例，能夠在數(shù)據(jù)的位中只有一位為不同的邏輯電平的情況下，通過轉(zhuǎn)換數(shù)據(jù)的邏輯電平組合來寫入數(shù)據(jù)，以及通過恢復(fù)數(shù)據(jù)的邏輯電平組合而在讀取操作中輸出數(shù)據(jù)，由此減小干擾現(xiàn)象，諸如碼間串?dāng)_現(xiàn)象和通道間干擾現(xiàn)象。

附圖說明

圖1為圖示了根據(jù)一個(gè)實(shí)施例的半導(dǎo)體系統(tǒng)的配置的示例表示的框圖。

圖2為圖示了圖1中所示的半導(dǎo)體系統(tǒng)中所包括的模式控制塊的配置的示例表示的框圖。

圖3為圖示了圖2中所示的模式控制塊中所包括的模式檢測電路的配置的示例表示的框圖。

圖4為圖示了圖3中所示的模式檢測電路中所包括的第一檢測部的配置的示例表示的電路圖。

圖5為圖示了圖3中所示的模式檢測電路中所包括的第二檢測部的配置的示例表示的電路圖。

圖6為圖示了圖2中所示的模式控制塊中所包括的模式轉(zhuǎn)換電路的配置的示例表示的框圖。

圖7為圖示了圖6中所示的模式轉(zhuǎn)換電路中所包括的輸入轉(zhuǎn)換部的配置的示例表示的示圖。

圖8為圖示了圖7中所示的輸入轉(zhuǎn)換部中所包括的第一轉(zhuǎn)換部分的配置的示例表示的電路圖。

圖9為圖示了圖6中所示的模式轉(zhuǎn)換電路中所包括的輸出轉(zhuǎn)換部的配置的示例表示的示圖。

圖10為圖示了圖9中所示的輸出轉(zhuǎn)換部中所包括的第二轉(zhuǎn)換部分的配置的示例表示的電路圖。

圖11為圖示了應(yīng)用了圖1至圖10中所示的半導(dǎo)體器件和半導(dǎo)體系統(tǒng)的電子系統(tǒng)的配置的示例表示的示圖。

具體實(shí)施方式

在下文中，將通過各種示例性實(shí)施例，參照附圖來描述半導(dǎo)體器件和半導(dǎo)體系統(tǒng)。

參見圖1，根據(jù)一個(gè)實(shí)施例的半導(dǎo)體系統(tǒng)可以包括：第一半導(dǎo)體器件1和第二半導(dǎo)體器件2。第二半導(dǎo)體器件2可以包括：地址發(fā)生塊10、數(shù)據(jù)輸入/輸出塊20、模式控制塊30、感測放大器40、存儲區(qū)50、驅(qū)動器60以及標(biāo)志信號儲存塊70。

第一半導(dǎo)體器件1可以輸出命令CS、RAS和CAS、第一地址至第N地址ADD<1:N>、以及第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>。第一半導(dǎo)體器件1可以接收第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>。命令CS、RAS和CAS可以經(jīng)由傳送地址、命令和數(shù)據(jù)中的至少一種的線來傳送。此外，命令CS、RAS和CAS可以經(jīng)由一個(gè)線而依次傳送。命令CS可以被設(shè)定為用于選擇執(zhí)行數(shù)據(jù)輸入/輸出的半導(dǎo)體器件的命令或信號。命令RAS可以被設(shè)定為用于選通用于半導(dǎo)體器件的存儲器的行路徑的地址的命令或信號。命令CAS可以被設(shè)定為用于選通用于半導(dǎo)體器件的存儲器的列路徑的地址的命令或信號。第一地址至第N地址ADD<1:N>以及第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位數(shù)目可以根據(jù)實(shí)施例而設(shè)定成不同。

第一半導(dǎo)體器件1可以被實(shí)現(xiàn)為用于控制第二半導(dǎo)體器件2的操作的控制器或者用于測試第二半導(dǎo)體器件2的測試設(shè)備。第一半導(dǎo)體器件1可以根據(jù)命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>來控制第二半導(dǎo)體器件2輸入/輸出第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的操作。

地址發(fā)生塊10可以對命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>解碼，以及可以產(chǎn)生第一行地址至第M行地址RAD<1:M>以及第一列地址至第K列地址CAD<1:K>。在命令CS和命令RAS輸入的情況下，地址發(fā)生塊10可以將第一地址至第N地址ADD<1:N>解碼，以及產(chǎn)生第一行地址至第M行地址RAD<1:M>。在命令 CS和命令CAS輸入的情況下，地址發(fā)生塊10可以將第一地址至第N地址ADD<1:N>解碼，以及產(chǎn)生第一列地址至第K列地址CAD<1:K>。

在寫入操作中，數(shù)據(jù)輸入/輸出塊20可以輸入有第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>，以及將它們輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。在讀取操作中，數(shù)據(jù)輸入/輸出塊20可以將加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>作為第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>輸出。輸入/輸出第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的第一輸入/輸出線至第四輸入/輸出線IO<1:4>可以被設(shè)定成與數(shù)據(jù)的位的數(shù)目相對應(yīng)的各種數(shù)目，并且第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>可以經(jīng)由第一輸入/輸出線至第四輸入/輸出線IO<1:4>中的任意一個(gè)來串行地輸入/輸出。

在寫入操作中，模式控制塊30可以響應(yīng)于標(biāo)志信號FLAG(參見圖2)來轉(zhuǎn)換第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合，以及將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的轉(zhuǎn)換后的邏輯電平組合輸出至第一全局線至第四全局線GIO<1:4>，所述標(biāo)志信號FLAG在加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位中的只有一位不同的情況下被使能。在寫入操作中，模式控制塊30可以響應(yīng)于被禁止的標(biāo)志信號FLAG而不轉(zhuǎn)換第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合，以及將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的未轉(zhuǎn)換的邏輯電平組合輸出至第一全局線至第四全局線GIO<1:4>。在讀取操作中，模式控制塊30可以響應(yīng)于加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL來轉(zhuǎn)換加載在第一全局線至第四全局線GIO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合，以及將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的轉(zhuǎn)換后的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。在寫入操作中，模式控制塊30可以響應(yīng)于加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL而不轉(zhuǎn)換第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合，以及將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的未轉(zhuǎn)換的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。

在寫入操作中，感測放大器40可以根據(jù)第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>，響應(yīng)于加載在第一全局線至第四全局線GIO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>來產(chǎn)生第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>。在讀取操作中，感測放大器40可以根據(jù)第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>，來將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>輸出至第一全局線至第四全局線GIO<1:4>。感測放大器40可以被實(shí)現(xiàn)為包括多個(gè)感測放大器，它們根據(jù)第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而被選中。

在寫入操作中，存儲區(qū)50可以將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>儲存在根據(jù) 第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而被選中的存儲單元中。在讀取操作中，存儲區(qū)50可以輸出第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>，所述第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>被儲存在根據(jù)第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而被選中的存儲單元中。

在寫入操作中，驅(qū)動器60可以響應(yīng)于經(jīng)由標(biāo)志線FIO輸入的標(biāo)志信號FALG來產(chǎn)生內(nèi)部標(biāo)志信號IFL。在讀取操作中，驅(qū)動器60可以將內(nèi)部標(biāo)志信號IFL輸出至標(biāo)志線FIO。

在寫入操作中，標(biāo)志信號儲存塊70可以儲存內(nèi)部標(biāo)志信號IFL。在讀取操作中，標(biāo)志信號儲存塊70可以輸出儲存的內(nèi)部標(biāo)志信號IFL。根據(jù)實(shí)施例，與存儲區(qū)40或者包括多個(gè)熔絲的熔絲陣列相同，標(biāo)志信號儲存塊70可以實(shí)現(xiàn)為存儲單元陣列。

結(jié)果，在寫入操作中，第二半導(dǎo)體器件2可以響應(yīng)于標(biāo)志信號FLAG而通過轉(zhuǎn)換第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合來儲存第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>，所述標(biāo)志信號FLAG在第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位中的只有一位不同的情況下被使能。在寫入操作中，第二半導(dǎo)體器件2可以響應(yīng)于被禁止的標(biāo)志信號FLAG而通過不轉(zhuǎn)換第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合來儲存第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>。在讀取操作中，第二半導(dǎo)體器件2可以響應(yīng)于被使能的內(nèi)部標(biāo)志信號IFL而通過轉(zhuǎn)換第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合來輸出第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>。在讀取操作中，第二半導(dǎo)體器件2可以響應(yīng)于被禁止的內(nèi)部標(biāo)志信號IFL而通過不轉(zhuǎn)換第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合來輸出第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>。

參見圖2，根據(jù)一個(gè)實(shí)施例的模式控制塊30可以包括模式檢測電路31和模式轉(zhuǎn)換電路32。

模式檢測電路31可以檢測加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合，以及產(chǎn)生在第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位中的只有一位為不同電平的情況下被使能的標(biāo)志信號FLAG。模式檢測電路31可以將標(biāo)志信號FLAG輸出至標(biāo)志線FIO。

在寫入操作中，模式轉(zhuǎn)換電路32可以響應(yīng)于標(biāo)志信號FLAG，來轉(zhuǎn)換加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合，以及將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的轉(zhuǎn)換后的邏輯電平組合輸出至第一全局線至第四全局線GIO<1:4>。在寫入操作中，模式轉(zhuǎn)換電路32可以響應(yīng)于標(biāo)志信號FLAG，而不轉(zhuǎn)換加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù) DQ<1:4>的邏輯電平組合，以及將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的未轉(zhuǎn)換的邏輯電平組合輸出至第一全局線至第四全局線GIO<1:4>。在讀取操作中，模式轉(zhuǎn)換電路32可以響應(yīng)于加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL來轉(zhuǎn)換加載在第一全局線至第四全局線GIO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合，以及將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的轉(zhuǎn)換后的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。在讀取操作中，模式轉(zhuǎn)換電路32可以響應(yīng)于加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL，而不轉(zhuǎn)換加載在第一全局線至第四全局線GIO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合，以及將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的未轉(zhuǎn)換的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。

參見圖3，根據(jù)一個(gè)實(shí)施例的模式檢測電路31可以包括：第一檢測部311、第二檢測部312和標(biāo)志信號發(fā)生部313。

在加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位中只有一位為第一邏輯電平(邏輯低電平)的情況下，第一檢測部311可以產(chǎn)生被使能的第一預(yù)標(biāo)志信號PFL<1>。

在加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位中只有一位為第二邏輯電平(邏輯高電平)的情況下，第二檢測部312可以產(chǎn)生被使能的第二預(yù)標(biāo)志信號PFL<2>。

在第一預(yù)標(biāo)志信號PFL<1>和第二預(yù)標(biāo)志信號PFL<2>中的任意一個(gè)被使能的情況下，標(biāo)志信號發(fā)生部313可以產(chǎn)生被使能的標(biāo)志信號FLAG。標(biāo)志信號發(fā)生部313可以將標(biāo)志信號FLAG輸出至標(biāo)志線FIO。

參見圖4，根據(jù)一個(gè)實(shí)施例的第一檢測部311可以包括第一邏輯部分3111至第五邏輯部分3115。

在第一輸入/輸出線至第四輸入/輸出線IO<1:4>之中，僅加載在第一輸入/輸出線IO<1>上的第一數(shù)據(jù)DQ<1>為第一邏輯電平(邏輯低電平)的情況下，第一邏輯部分3111可以產(chǎn)生被使能至邏輯高電平的第一檢測信號DET<1>。

在第一輸入/輸出線至第四輸入/輸出線IO<1:4>之中，僅加載在第二輸入/輸出線IO<2>上的第二數(shù)據(jù)DQ<2>為第一邏輯電平(邏輯低電平)的情況下，第二邏輯部分3112可以產(chǎn)生被使能至邏輯高電平的第二檢測信號DET<2>。

在第一輸入/輸出線至第四輸入/輸出線IO<1:4>之中，僅加載在第三輸入/輸出線IO<3>上的第三數(shù)據(jù)DQ<3>為第一邏輯電平(邏輯低電平)的情況下，第三邏輯部分3113 可以產(chǎn)生被使能至邏輯高電平的第三檢測信號DET<3>。

在第一輸入/輸出線至第四輸入/輸出線IO<1:4>之中，僅加載在第四輸入/輸出線IO<4>上的第四數(shù)據(jù)DQ<4>為第一邏輯電平(邏輯低電平)的情況下，第四邏輯部分3114可以產(chǎn)生被使能至邏輯高電平的第四檢測信號DET<4>。

在第一檢測信號至第四檢測信號DEC<1:4>中的任意一個(gè)被產(chǎn)生為邏輯高電平的情況下，第五邏輯部分3115可以產(chǎn)生被使能至邏輯高電平的第一預(yù)標(biāo)志信號PFL<1>。

參見圖5，根據(jù)一個(gè)實(shí)施例的第二檢測部312可以包括第六邏輯部分3121至第十邏輯部分3125。

在第一輸入/輸出線至第四輸入/輸出線IO<1:4>之中，僅加載在第一輸入/輸出線IO<1>上的第一數(shù)據(jù)DQ<1>為第二邏輯電平(邏輯高電平)的情況下，第六邏輯部分3121可以產(chǎn)生被使能至邏輯低電平的第五檢測信號DET<5>，。

在第一輸入/輸出線至第四輸入/輸出線IO<1:4>之中，僅加載在第二輸入/輸出線IO<2>上的第二數(shù)據(jù)DQ<2>為第二邏輯電平(邏輯高電平)的情況下，第七邏輯部分3122可以產(chǎn)生被使能至邏輯低電平的第六檢測信號DET<6>。

在第一輸入/輸出線至第四輸入/輸出線IO<1:4>之中，僅加載在第三輸入/輸出線IO<3>上的第三數(shù)據(jù)DQ<3>為第二邏輯電平(邏輯高電平)的情況下，第八邏輯部分3123可以產(chǎn)生被使能至邏輯低電平的第七檢測信號DET<7>。

在第一輸入/輸出線至第四輸入/輸出線IO<1:4>之中，僅加載在第四輸入/輸出線IO<4>上的第四數(shù)據(jù)DQ<4>為第二邏輯電平(邏輯高電平)的情況下，第九邏輯部分3124可以產(chǎn)生被使能至邏輯低電平的第八檢測信號DET<8>。

在第五檢測信號至第八檢測信號DEC<5:8>中的任意一個(gè)被產(chǎn)生為邏輯低電平的情況下，第十邏輯部分3125可以產(chǎn)生被使能至邏輯高電平的第二預(yù)標(biāo)志信號PFL<2>。

參見圖6，根據(jù)一個(gè)實(shí)施例的模式轉(zhuǎn)換電路32可以包括輸入轉(zhuǎn)換部321和輸出轉(zhuǎn)換部322。

在寫入操作中，輸入轉(zhuǎn)換部321可以響應(yīng)于標(biāo)志信號FLAG，來轉(zhuǎn)換加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合，以及將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的轉(zhuǎn)換后的邏輯電平組合輸出至第一全局線至第四全局線GIO<1:4>。在寫入操作中，輸入轉(zhuǎn)換部321可以響應(yīng)于標(biāo)志信號FLAG， 而不轉(zhuǎn)換加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合，以及將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的未轉(zhuǎn)換的邏輯電平組合輸出至第一全局線至第四全局線GIO<1:4>。輸入轉(zhuǎn)換部321可以實(shí)現(xiàn)為在讀取操作中不被驅(qū)動。

在讀取操作中，輸出轉(zhuǎn)換部322可以響應(yīng)于加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL來轉(zhuǎn)換加載在第一全局線至第四全局線GIO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合，以及將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的轉(zhuǎn)換后的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。在讀取操作中，輸出轉(zhuǎn)換部322可以響應(yīng)于加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL，而不轉(zhuǎn)換加載在第一全局線至第四全局線GIO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合，以及將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的未轉(zhuǎn)換的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。輸出轉(zhuǎn)換部322可以實(shí)現(xiàn)為在寫入操作中不被驅(qū)動。

參見圖7，根據(jù)一個(gè)實(shí)施例的輸入轉(zhuǎn)換部321可以包括第一轉(zhuǎn)換部分3211和第一緩沖部分3212。

第一轉(zhuǎn)換部分3211可以響應(yīng)于標(biāo)志信號FLAG來轉(zhuǎn)換加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一輸入至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合，以及產(chǎn)生第一輸入數(shù)據(jù)至第四輸入數(shù)據(jù)IND<1:4>。

在標(biāo)志信號FLAG被禁止成邏輯低電平的情況下，第一緩沖部分3212可以緩沖加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>，以及將緩沖的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>輸出至第一全局線至第四全局線GIO<1:4>。在標(biāo)志信號FLAG被使能成邏輯高電平的情況下，第一緩沖部分3212可以緩沖第一輸入數(shù)據(jù)至第四輸入數(shù)據(jù)IND<1:4>，以及將緩沖的第一輸入數(shù)據(jù)至第四輸入數(shù)據(jù)IND<1:4>輸出至第一全局線至第四全局線GIO<1:4>。

參見圖8，根據(jù)一個(gè)實(shí)施例的第一轉(zhuǎn)換部分3211可以包括反相器IV31以及異或門EOR31、EOR32、EOR33和EOR34。

在標(biāo)志信號FLAG被使能成邏輯高電平的情況下，異或門EOR31可以反相并緩沖加載在第一輸入/輸出線IO<1>上的第一數(shù)據(jù)DQ<1>，以及輸出第一輸入數(shù)據(jù)IND<1>。在標(biāo)志信號FLAG被禁止成邏輯低電平的情況下，異或門EOR31可以緩沖加載在第一輸入/輸出線IO<1>上的第一數(shù)據(jù)DQ<1>，以及輸出第一輸入數(shù)據(jù)IND<1>。

在標(biāo)志信號FLAG被使能成邏輯高電平的情況下，異或門EOR32可以反相并緩沖加載在第二輸入/輸出線IO<2>上的第二數(shù)據(jù)DQ<2>，以及輸出第二輸入數(shù)據(jù)IND<2>。在標(biāo)志信號FLAG被禁止成邏輯低電平的情況下，異或門EOR32可以緩沖加載在第二輸入/輸出線IO<2>上的第二數(shù)據(jù)DQ<2>，以及輸出第二輸入數(shù)據(jù)IND<2>。

在標(biāo)志信號FLAG被使能成邏輯高電平的情況下，異或門EOR33可以緩沖加載在第三輸入/輸出線IO<3>上的第三數(shù)據(jù)DQ<3>，以及輸出第三輸入數(shù)據(jù)IND<3>。在標(biāo)志信號FLAG被禁止成邏輯低電平的情況下，異或門EOR33可以反相并緩沖加載在第三輸入/輸出線IO<3>上的第三數(shù)據(jù)DQ<3>，以及輸出第三輸入數(shù)據(jù)IND<3>。

在標(biāo)志信號FLAG被使能成邏輯高電平的情況下，異或門EOR34可以反相并緩沖加載在第四輸入/輸出線IO<4>上的第四數(shù)據(jù)DQ<4>，以及輸出第四輸入數(shù)據(jù)IND<4>。在標(biāo)志信號FLAG被禁止成邏輯低電平的情況下，異或門EOR34可以緩沖加載在第四輸入/輸出線IO<4>上的第四數(shù)據(jù)DQ<4>，以及輸出第四輸入數(shù)據(jù)IND<4>。

例如，在標(biāo)志信號FLAG被使能的情況下，第一轉(zhuǎn)換部分3211可以通過將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>中的第一數(shù)據(jù)DQ<1>、第二數(shù)據(jù)DQ<2>和第四數(shù)據(jù)DQ<4>(不包括第三數(shù)據(jù)DQ<3>)的邏輯電平反相來產(chǎn)生第一輸入數(shù)據(jù)至第四輸入數(shù)據(jù)IND<1:4>。根據(jù)實(shí)施例，第一轉(zhuǎn)換部分3211可以實(shí)現(xiàn)為通過不同地轉(zhuǎn)換第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合來產(chǎn)生第一輸入數(shù)據(jù)至第四輸入數(shù)據(jù)IND<1:4>。

參見圖9，根據(jù)一個(gè)實(shí)施例的輸出轉(zhuǎn)換部322可以包括第二轉(zhuǎn)換部分3221和第二緩沖部分3222。

第二轉(zhuǎn)換部分3221可以響應(yīng)于加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL來轉(zhuǎn)換加載第一全局線至第四全局線GIO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合，以及產(chǎn)生第一輸出數(shù)據(jù)至第四輸出數(shù)據(jù)OUTD<1:4>。

在內(nèi)部標(biāo)志信號IFL被禁止成邏輯低電平的情況下，第二緩沖部分3222可以緩沖加載在第一全局線至第四全局線GIO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>，以及將緩沖的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。在內(nèi)部標(biāo)志信號IFL被使能成邏輯高電平的情況下，第二緩沖部分3222可以緩沖第一輸出數(shù)據(jù)至第四輸出數(shù)據(jù)OUTD<1:4>，以及將緩沖的第一輸出數(shù)據(jù)至第四輸出數(shù)據(jù)OUTD<1:4>輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。

參見圖10，根據(jù)一個(gè)實(shí)施例的第二轉(zhuǎn)換部分3221可以包括反相器IV32以及異或門EOR35、EOR36、EOR37和EOR38。

在加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL被使能成邏輯高電平的情況下，異或門EOR35可以反相并緩沖加載在第一全局線GIO<1>上的第一內(nèi)部數(shù)據(jù)ID<1>，以及輸出第一輸出數(shù)據(jù)OUTD<1>。在內(nèi)部標(biāo)志信號IFL被禁止成邏輯低電平的情況下，異或門EOR35可以緩沖加載在第一全局線GIO<1>上的第一內(nèi)部數(shù)據(jù)ID<1>，以及輸出第一輸出數(shù)據(jù)OUTD<1>。

在加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL被使能成邏輯高電平的情況下，異或門EOR36可以反相并緩沖加載在第二全局線GIO<2>上的第二內(nèi)部數(shù)據(jù)ID<2>，以及輸出第二輸出數(shù)據(jù)OUTD<2>。在內(nèi)部標(biāo)志信號IFL被禁止成邏輯低電平的情況下，異或門EOR36可以緩沖加載在第二全局線GIO<2>上的第二內(nèi)部數(shù)據(jù)ID<2>，以及輸出第二輸出數(shù)據(jù)OUTD<2>。

在加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL被使能成邏輯高電平的情況下，異或門EOR37可以反相加載在第三全局線GIO<3>上的第三內(nèi)部數(shù)據(jù)ID<3>，以及輸出第三輸出數(shù)據(jù)OUTD<3>。在內(nèi)部標(biāo)志信號IFL被禁止成邏輯低電平的情況下，異或門EOR37可以反相并緩沖加載在第三全局線GIO<3>上的第三內(nèi)部數(shù)據(jù)ID<3>，以及輸出第三輸出數(shù)據(jù)OUTD<3>。

在加載在標(biāo)志線FIO上的內(nèi)部標(biāo)志信號IFL被使能成邏輯高電平的情況下，異或門EOR38可以反相并緩沖加載在第四全局線GIO<4>上的第四內(nèi)部數(shù)據(jù)ID<4>，以及輸出第四輸出數(shù)據(jù)OUTD<4>。在內(nèi)部標(biāo)志信號IFL被禁止成邏輯低電平的情況下，異或門EOR38可以緩沖加載在第四全局線GIO<4>上的第四內(nèi)部數(shù)據(jù)ID<4>，以及輸出第四輸出數(shù)據(jù)OUTD<4>。

例如，在內(nèi)部標(biāo)志信號IFL被使能的情況下，第二轉(zhuǎn)換部分3221可以通過反相第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>之中的第一內(nèi)部數(shù)據(jù)ID<1>、第二內(nèi)部數(shù)據(jù)ID<2>和第四內(nèi)部數(shù)據(jù)ID<4>(不包括第三內(nèi)部數(shù)據(jù)ID<3>)的邏輯電平來產(chǎn)生第一輸出數(shù)據(jù)至第四輸出數(shù)據(jù)OUTD<1:4>。第二轉(zhuǎn)換部分3221可以實(shí)現(xiàn)為具有與第一轉(zhuǎn)換部分3211相同的配置，并且反相相同的位。

以下將通過將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位中的第一數(shù)據(jù)DQ<1>為邏輯低電平，而第二數(shù)據(jù)至第四數(shù)據(jù)DQ<2:4>為邏輯高電平的情況作為一個(gè)示例，參照圖1至圖10來描述如上所述配置的根據(jù)一個(gè)實(shí)施例的半導(dǎo)體系統(tǒng)的操作。將對通過轉(zhuǎn)換第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合來寫入第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的操作以及通過恢復(fù)第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合來讀取第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的操作進(jìn)行描述。

首先，以下將描述半導(dǎo)體系統(tǒng)的寫入操作。

第一半導(dǎo)體器件1輸出命令CS、RAS和CAS、第一地址至第N地址ADD<1:N>、以及第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>。第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>中，只有第一數(shù)據(jù)DQ<1>被輸出為邏輯低電平，而第二數(shù)據(jù)至第四數(shù)據(jù)DQ<2:4>被輸出為邏輯高電平。

地址發(fā)生塊10將命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>解碼，以及產(chǎn)生第一行地址至第M行地址RAD<1:M>以及第一列地址至第K列地址CAD<1:K>。

數(shù)據(jù)輸入/輸出塊20輸入有第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>，以及將它們輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。

由于第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位中，只有第一數(shù)據(jù)DQ<1>為邏輯低電平，所以模式檢測電路31的第一檢測部311產(chǎn)生被使能成邏輯高電平的第一預(yù)標(biāo)志信號PFL<1>。

由于第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的位中，只有第一數(shù)據(jù)DQ<1>為邏輯低電平，所以模式檢測電路31的第二檢測部312產(chǎn)生被禁止成邏輯低電平的第二預(yù)標(biāo)志信號PFL<2>。

標(biāo)志信號發(fā)生部313輸入有邏輯高電平的第一預(yù)標(biāo)志信號PFL<1>和邏輯低電平的第二預(yù)標(biāo)志信號PFL<2>，以及產(chǎn)生被使能成邏輯高電平的標(biāo)志信號FLAG。標(biāo)志信號發(fā)生部313將標(biāo)志信號FLAG輸出至標(biāo)志線FIO。

模式轉(zhuǎn)換電路32的輸入轉(zhuǎn)換部321響應(yīng)于邏輯高電平的標(biāo)志信號FLAG，來轉(zhuǎn)換加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合，以及將第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的轉(zhuǎn)換后的邏輯電平組合輸出至第一全局線至第四全局線GIO<1:4>。第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>的邏輯電平組合的轉(zhuǎn)換意味著：第一數(shù)據(jù)DQ<1>被轉(zhuǎn)換成邏輯高電平，第二數(shù)據(jù)DQ<2>被轉(zhuǎn)換成邏輯低電平，第三數(shù)據(jù)DQ<3>被轉(zhuǎn)換成邏輯低電平，以及第四數(shù)據(jù)DQ<4>被轉(zhuǎn)換成邏輯低電平。

感測放大器40根據(jù)第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>，將加載在第一全局線至第四全局線GIO<1:4>上的第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>作為第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>輸出。

存儲區(qū)50將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>儲存在根據(jù)第一行地址至第M 行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而選中的存儲單元中。

驅(qū)動器60響應(yīng)于經(jīng)由標(biāo)志線FIO輸入的邏輯高電平的標(biāo)志信號FLAG，來產(chǎn)生邏輯高電平的內(nèi)部標(biāo)志信號IFL。

標(biāo)志信號儲存塊70儲存內(nèi)部標(biāo)志信號IFL。

接著，以下將描述半導(dǎo)體系統(tǒng)的讀取操作。

第一半導(dǎo)體器件1輸出命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>。

地址發(fā)生塊10將命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>解碼，以及產(chǎn)生第一行地址至第M行地址RAD<1:M>以及第一列地址至第K列地址CAD<1:K>。

存儲區(qū)50輸出根據(jù)第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而選中的存儲單元的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>。

感測放大器40根據(jù)第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>，來將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>輸出至第一全局線至第四全局線GIO<1:4>。

標(biāo)志信號儲存塊70輸出邏輯高電平的內(nèi)部標(biāo)志信號IFL。

驅(qū)動器60將內(nèi)部標(biāo)志信號IFL輸出至標(biāo)志線FIO。

模式轉(zhuǎn)換電路32的輸出轉(zhuǎn)換部322響應(yīng)于邏輯高電平的內(nèi)部標(biāo)志信號IFL，來轉(zhuǎn)換加載在第一全局線至第四全局線GIO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合，以及將第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的轉(zhuǎn)換后的邏輯電平組合輸出至第一輸入/輸出線至第四輸入/輸出線IO<1:4>。第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>的邏輯電平組合的轉(zhuǎn)換意味著：第一內(nèi)部數(shù)據(jù)ID<1>被轉(zhuǎn)換成邏輯低電平，第二內(nèi)部數(shù)據(jù)ID<2>被轉(zhuǎn)換成邏輯高電平，第三內(nèi)部數(shù)據(jù)ID<3>被轉(zhuǎn)換成邏輯高電平，以及第四內(nèi)部數(shù)據(jù)ID<4>被轉(zhuǎn)換成邏輯高電平。

數(shù)據(jù)輸入/輸出塊20將加載在第一輸入/輸出線至第四輸入/輸出線IO<1:4>上的第一內(nèi)部數(shù)據(jù)至第四內(nèi)部數(shù)據(jù)ID<1:4>作為第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>輸出。第一數(shù)據(jù)至第四數(shù)據(jù)DQ<1:4>可以被輸出至第一半導(dǎo)體器件1或者另一個(gè)外部設(shè)備。

在如上所述配置的根據(jù)實(shí)施例的半導(dǎo)體系統(tǒng)中，在數(shù)據(jù)的位中只有一位為不同的邏 輯電平的情況下，可以通過轉(zhuǎn)換數(shù)據(jù)的邏輯電平組合來寫入數(shù)據(jù)，以及通過恢復(fù)數(shù)據(jù)的邏輯電平組合而在讀取操作中輸出數(shù)據(jù)，由此減小儲存在存儲單元中的數(shù)據(jù)位之間的干擾現(xiàn)象。此外，在根據(jù)實(shí)施例的半導(dǎo)體系統(tǒng)中，在數(shù)據(jù)的位中只有一位為不同的邏輯電平的情況下，可以通過轉(zhuǎn)換數(shù)據(jù)的邏輯電平組合來寫入數(shù)據(jù)，以及通過恢復(fù)數(shù)據(jù)的邏輯電平組合而在讀取操作中輸出數(shù)據(jù)，由此減小碼間串?dāng)_現(xiàn)象和通道間干擾現(xiàn)象。

以上參照圖1至圖10所述的半導(dǎo)體器件和半導(dǎo)體系統(tǒng)可以應(yīng)用至包括存儲系統(tǒng)、圖形系統(tǒng)、計(jì)算系統(tǒng)或者移動系統(tǒng)的電子系統(tǒng)。例如，參見圖11，根據(jù)一個(gè)實(shí)施例的電子系統(tǒng)1000可以包括：數(shù)據(jù)儲存器1001、存儲器控制器1002、緩沖存儲器1003以及輸入/輸出接口1004。

數(shù)據(jù)儲存器1001根據(jù)來自存儲器控制器1002的控制信號來儲存從存儲器控制器1002施加的數(shù)據(jù)，以及讀出儲存的數(shù)據(jù)以及將讀出的數(shù)據(jù)輸出至存儲器控制器1002。數(shù)據(jù)儲存器1001可以包括圖1中所示的第二半導(dǎo)體器件2。數(shù)據(jù)儲存器1001可以包括非易失性存儲器，其即使在電源中斷時(shí)也能不丟數(shù)據(jù)而是持續(xù)地儲存數(shù)據(jù)。非易失性存儲器可以實(shí)現(xiàn)為快閃存儲器(諸如，或非型快閃存儲器和與非型快閃存儲器)、相變隨機(jī)存取存儲器(PRAM)、電阻式隨機(jī)存取存儲器(RRAM)、自旋轉(zhuǎn)移力矩隨機(jī)存取存儲器(STTRAM)或磁性隨機(jī)存取存儲器(MRAM)。

存儲器控制器1002將從外部設(shè)備(主機(jī))經(jīng)由輸入/輸出接口1004施加的命令解碼，以及根據(jù)解碼結(jié)果來控制針對數(shù)據(jù)儲存器1001和緩沖存儲器1003的數(shù)據(jù)的輸入/輸出。存儲器控制器1002可以包括圖1中所示的第一半導(dǎo)體器件1。盡管存儲器控制器1002在圖11中被圖示為一個(gè)模塊，但是在存儲器控制器1002中，可以單獨(dú)地配置用于控制非易失性存儲器的控制器和用于控制作為易失性存儲器的緩沖存儲器1003的控制器。

緩沖存儲器1003可以暫時(shí)地儲存要在存儲器控制器1002中處理的數(shù)據(jù)，即，要被輸入至數(shù)據(jù)儲存器1001的數(shù)據(jù)和從數(shù)據(jù)儲存器1001中輸出的數(shù)據(jù)。緩沖存儲器1003可以根據(jù)控制信號來儲存從存儲器控制器1002施加的數(shù)據(jù)。緩沖器存儲器1003讀出儲存的數(shù)據(jù)，以及將讀出的數(shù)據(jù)輸出至存儲器控制器1002。緩沖存儲器1003可以包括易失性存儲器，諸如DRAM(動態(tài)隨機(jī)存取存儲器)、移動DRAM或者SRAM(靜態(tài)隨機(jī)存取存儲器)。

輸入/輸出接口1004在存儲器控制器1002與外部設(shè)備(主機(jī))之間提供了物理耦接，使得存儲器控制器1002可以從外部設(shè)備接收用于數(shù)據(jù)輸入/輸出的控制信號，以及與外部設(shè)備交換數(shù)據(jù)。輸入/輸出接口1004可以包括各種接口協(xié)議(諸如，USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE)中的一種。

電子系統(tǒng)1000可以用作主機(jī)的輔助存儲設(shè)備或者外部儲存設(shè)備。電子系統(tǒng)1000可以包括：固態(tài)盤(SSD)、USB存儲器(通用串行總線存儲器)、安全數(shù)字(SD)卡、迷你安全數(shù)字(mSD)卡、微型SD卡、安全數(shù)字大容量(SDHC)卡、記憶棒卡、智能媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)、或者緊湊型閃存(CF)卡。

盡管以上已經(jīng)描述了各種實(shí)施例，但是對于本領(lǐng)域的技術(shù)人員將理解的是，所述的實(shí)施方案僅是示例。因此，本文中所述的半導(dǎo)體器件和半導(dǎo)體系統(tǒng)不應(yīng)當(dāng)基于所述的實(shí)施例而受到限制。