本發(fā)明涉及存儲器領域，更具體地，涉及用于非易失性存儲器件的感測放大器及相關方法。

背景技術：

非易失性相變存儲器(PCM)結合有具有在具有不同電特性的相之間切換的能力的材料。例如，這些材料可以在雜亂非晶相與有序晶相或多晶相之間切換，兩相與顯著不同值的電阻率相關聯(lián)，從而具有所存儲數(shù)據(jù)的不同值。例如，元素周期表的VI族的元素(諸如碲(Te)、硒(Se)或銻(Sb)，稱為硫屬化合物或硫族化物材料)可以有利地用于制造相變存儲單元。通過局部增加硫族化物材料的單元的溫度來獲得相變，通過電阻電極(通常已知為加熱器)被設置為與硫族化物材料的相應區(qū)域接觸。選擇器件(例如，MOSFET)連接至加熱器，并且能夠實現(xiàn)通過相應加熱器編程電流的通路。電流通過焦耳效應產(chǎn)生相變所需的溫度。在讀取期間，通過施加足夠低而不能引起顯著加熱的電壓，然后通過讀取在單元中流動的電流的值來檢測硫族化物材料的狀態(tài)。由于電流與硫族化物材料的導電性成比例，所以可以確定材料的狀態(tài)，因此確定存儲在存儲單元中的數(shù)據(jù)。

非易失性存儲器包括以行(字線)和列(位線)組織的存儲單元的陣列。在PCM的情況下，每個存儲單元都通過串聯(lián)連接的相變存儲元件和選擇器晶體管形成?；谠谳斎胩幗邮盏倪壿嫷刂沸盘栆约案嗟慕獯a方案，列解碼器和行解碼器能夠選擇存儲單元，具體為選擇對應的字線和位線。

列解碼器可以包括模擬選擇開關(由晶體管組成)，其在它們的相應控制端上接收地址信號。選擇開關可以根據(jù)層級中的樹結構來組織，并且它們在每個層級中的數(shù)量與組織和存儲陣列的大小相關。當使能時，選擇開關允許所選位線根據(jù)期望實施的操作達到電壓和/或電流的確定值。具體地，在編程級或讀取級與所選位線之間創(chuàng)建電流路徑。通過特定數(shù)量的選擇開關的串聯(lián)來限定電流路徑，并且對于編程級和讀取級來說都是相同的(存儲陣列內)。具體地，在電流路徑的上游，選擇器通常設置用于將路徑可選地與編程級或讀取級相關聯(lián)。通常，在用于讀取讀取級中的數(shù)據(jù)的感測放大器內生成用于讀取操作的位線偏置電壓，并且在編程級中的專用編程驅動器內生成用于寫入操作的位線偏置電壓。感測放大器通過將流入所選存儲單元的電流與流入?yún)⒖紗卧膮⒖茧娏鬟M行比較來執(zhí)行存儲在存儲單元中的數(shù)據(jù)的讀取。

在PCM的具體情況下，為了執(zhí)行讀取操作，使用低值的電壓(例如，300mV和600mV之間)和標準值的電流(例如，在10-20μA的區(qū)域中)。用于執(zhí)行寫入的電壓通常高于用于讀取的值，例如近似比用于讀取操作的電壓高2V。此外，例如在600μA的區(qū)域中使用大電流。此外，在讀取期間使用列編碼中的快速建立(settling)。

在PCM存儲器中，感測放大器可以包括三級。第一和第二級通常是差分級，它們分別用作電流積分器和比較器。第三級是設置-重置(SR)鎖存器，其鎖存并將差分輸入轉換為單端輸出。這種類型的感測放大器的缺陷在于，在比較器的一個臂中總是存在靜電流。此外，要求相對較長的預充電時間，這導致降低的生產(chǎn)率和較長的訪問時間。

現(xiàn)有感測放大器的另一示例可以包括差分I/V轉換器和比較器，其被設計為直接從電源電壓(VCC)偏置位線。差分結構拒絕同時讀寫，并且提供在單元讀取操作期間發(fā)生的噪聲。位線放電后讀取特征可以實施為降低通過字線上升引起的錯誤。對于同一字線上的多組單元圖案，通過設置單元在所選字線中注入的較高電流增加了電壓，從而影響弱設置單元和重置單元的值。在檢測設置單元之后降低對應的位線可以減少這種效應。然而，這種類型的感測放大器的缺陷在于，僅在讀循環(huán)的結尾處由觸發(fā)器電流采樣輸出之后切斷靜電流，因此，經(jīng)歷大電流消耗直到輸出被采樣。

此外，可靠性是PCM單元的用于在特定的持久循環(huán)內保持正確數(shù)據(jù)的重要關注點。現(xiàn)有感測放大器的長時間在位線上的過電壓對持久性具有負面影響。

技術實現(xiàn)要素：

一種存儲器件包括相變存儲(PCM)單元和互補PCM單元的陣列、耦合至PCM單元和互補PCM單元的陣列的列解碼器、耦合至PCM單元的位線和耦合至互補PCM單元的互補位線。此外，感測放大器耦合至列解碼器。感測放大器包括電流積分器，其耦合至第一和第二輸出并且被配置為分別接收給定PCM單元和互補PCM單元的第一和第二電流。電流-電壓轉換器耦合至電流積分器，并且被配置為接收第一和第二電流，并且分別向第一和第二節(jié)點提供給定PCM單元和互補PCM單元的第一和第二電壓。差分比較器可耦合至第一和第二節(jié)點，并且被配置為根據(jù)第一和第二電壓生成輸出信號。邏輯電路可以耦合至第一和第二節(jié)點，并且被配置為分別響應于第一和第二電壓禁用列解碼器并使位線電壓和互補位線電壓放電。

在另一實施例中，公開了一種使用用于存儲器件的感測放大器的方法，該存儲器件具有相變存儲(PCM)單元和互補PCM單元的陣列、耦合至PCM單元和互補PCM單元的陣列的列解碼器、耦合至PCM單元的位線以及耦合至互補PCM單元的互補位線。該方法包括：分別將給定PCM單元和互補PCM單元的第一和第二電流轉換為第一和第二電壓；以及基于第一和第二電壓禁用列解碼器，并使位線電壓和互補位線電壓放電。

附圖說明

圖1是根據(jù)本發(fā)明實施例的非易失性存儲器件(具體為PCM類型)和對應感測放大器的部分的框圖；

圖2是圖1的感測放大器的示意性電路圖；

圖3是根據(jù)本發(fā)明的用于生成STOP_READ信號的電路圖和邏輯的示意圖；

圖4是根據(jù)本發(fā)明的列解碼器的示意性電路圖；

圖5是根據(jù)本發(fā)明的在預充電階段期間生成PRECH信號的電路的示意性電路圖；

圖6示出了根據(jù)本發(fā)明的感測放大器的三級中的電壓電平的定時圖；以及

圖7示出了根據(jù)本發(fā)明的讀循環(huán)期間的感測放大器的電壓電平的定時圖。

具體實施方式

以下將參照示出本發(fā)明優(yōu)選實施例的附圖完整地描述本發(fā)明。然而，本發(fā)明可以以許多不同的形式來實施并且不應被理解為限于本文闡述的實施例。相反，提供這些實施例以使本公開完整，并且對于本領域技術人員來說，其完全覆蓋本發(fā)明的范圍。類似的參考標號表示類似的元件，并且撇符號用于表示可選實施例中的相似元件。

在圖1中，現(xiàn)在描述整體通過參考標號11表示的非易失性存儲器件(具體為PCM類型)。

具體地，非易失性存儲器件包括根據(jù)字線WL和位線BL布置的存儲單元。通過圖1中的示例示出存儲單元13及其互補存儲單元17。公共字線WL和位線BL及其互補位線BLn分別耦合至單元13及其互補單元17。存儲單元13和17均包括相變元件19。

相變元件19包括相變材料(例如，硫族化物)，并且能夠以與相變材料假設的不同相相關聯(lián)的電阻等級的形式存儲數(shù)據(jù)。在圖1中，相變元件19被描述為具有可變阻抗的電阻器。

在所示實施例中，選擇元件21是NMOS晶體管，其柵極端連接至字線WL，漏極端連接至相變元件19，并且源極端連接至參考電位(例如，連接至地)。選擇元件21被控制為能夠在被選擇時在相應的讀取/編程操作期間使讀取/編程電流通過相變元件19。

列解碼器23耦合在存儲單元13及其互補單元17與感測放大器12和偏置電路(未示出)之間。列解碼器23被配置為在被選擇BL和感測放大器12之間生成電流路徑。列解碼器23可以包括兩個或多個等級的解碼。在該具體示例性實施例中，選擇開關14和16在它們的終端上接收相應的列解碼信號YM和YO。開關15通過用于將BL放電至地的互補信號YM_N來控制。選擇開關14、15和16可以是低壓NMOS晶體管。

感測放大器12包括具有節(jié)點22a和22b的第一級18。第一級18(其可以是電流積分器)耦合至第一輸出20a和第二輸出20b。具有節(jié)點36a和36b的第二級28(其可以是電流-電壓轉換器)通過節(jié)點22a和22b耦合至第一級?？梢允荢R鎖存器的第三級42可以通過節(jié)點36a和36b耦合至第二級28。

此外，感測放大器12可以包括邏輯電路50，其耦合至節(jié)點36a和36b以及耦合至均衡器電路52和膠合邏輯電路54。膠合邏輯電路54耦合至列解碼器電路56和相發(fā)生器電路58。

現(xiàn)在參照圖2，描述感測放大器的架構。盡管示出了單個感測放大器，但感測放大器庫(例如，32個感測放大器)可以在讀取操作期間耦合至所選位線。如圖2所示，感測放大器12可以包括三級并且以四個階段進行操作。例如，讀取循環(huán)可以開始于預充電階段，然后是評估階段，然后是均衡階段和用于下一讀取循環(huán)的預充電階段。

感測放大器12的第一級可以包括相應的共源共柵電路24。每個共源共柵電路24都具有在預設值電位處偏置對應存儲單元13和17的漏極端的功能，并且可以通過一對NMOS晶體管26和28形成。具體地，NMOS晶體管26的源極端耦合至對應輸出20a和20b，并且漏極端耦合至晶體管28的源極端。晶體管28的漏極端耦合至對應節(jié)點22a和22b。

感測放大器12包括第二級28，其可以是電流-電壓轉換器。第二級28可以包括通過第一PMOS晶體管30和第二PMOS晶體管32形成的電流鏡，它們的源極端分別耦合至節(jié)點36a和36b，并且通過PMOS晶體管34耦合至電源電壓Vdda，其中PMOS晶體管34在自己的柵極端上接收控制信號PRECH。

一對NMOS晶體管38和40的柵極端接收控制信號PRECH，源極端被設置為參考電壓，并且漏極端分別耦合至節(jié)點36b和節(jié)點36a。

感測放大器還包括第三級，其可以是差分比較器42。第三級42包括SR鎖存器，其包括分別耦合至節(jié)點36a和第二節(jié)點36b的一對交叉耦合NOR門44，并且在讀取期間，其上分別存在與兩個存儲單元13和17中流動的電流相關的第一電壓COMP_OUT和第二電壓COMP_OUT_N。NOT門46耦合至一對NOR門44，并且提供信號DATA_OUT。

在操作中，第一級18在預充電階段期間將節(jié)點22a上的電流OUT_INT與節(jié)點22b上的電流OUT_INT_N相加，并且節(jié)點電壓穩(wěn)定。第一級18還通過Vcasc_sa提供近似為0.6V的位線BL的靜態(tài)偏振。

當預充電階段終止時，作為來自單元13及其互補單元17的電流差的積分，可以在節(jié)點22a和22b上分別顯示(develop)信號作為OUT_INT和OUT_INT_N。當這兩個節(jié)點22a和22b的電壓足夠低以接通第二級電流-電壓轉換器28的交叉耦合PMOS時，其通過它們的正反饋被放大，并且第三級差分比較器42可以開始進行其判定。兩個節(jié)點36a COMP_OUT和36b COMP_OUT_N中的一個將提升設置基于NOR的SR觸發(fā)器42中的校正數(shù)據(jù)。

從而，在兩個信號COMP_OUT和COMP_OUT_N中的一個的上升處，生成均衡信號EQ和信號STOP_READ以從兩條位線BL中去除差分信號，并且避免位線電壓上升，然后準備用于下一讀取操作的位線BL。當所有均衡信號為on時，通過變?yōu)椤?”的STOP_READ來斷定讀取操作，并且預充電信號被用于恢復感測放大器12中的初始狀態(tài)?？梢躁P閉到位線BL的電流路徑，從而取消選擇YM晶體管(一個等級的解碼)以避免不需要的電流消耗且位線BL被接地。

在預充電階段之后，其中PRECH從“1”變?yōu)椤?”，COMP_OUT和COMP_OUT_N中的一個根據(jù)電流-電壓轉換器28的每個臂(即，30和32)中的電流將其狀態(tài)從“0”變?yōu)椤?”。然后，SA_DETECT信號使能EQ信號，這標志著均衡階段。

現(xiàn)在，參照圖3，當使用NOR門60將對應于SA_DETECT<32:0>的信號從“1”變?yōu)椤?”時，膠合邏輯電路54被配置為使得STOP_READ信號從“0”變?yōu)椤?”。

現(xiàn)在參照圖4，描述列解碼器56。在STOP_READ信號的正沿上(即，“0”到“1”)，F(xiàn)ILTER_N從“1”變?yōu)椤?”，從而斷開YM解碼。這有效地切斷通過相變元件19和感測放大器12從VDD到地的靜態(tài)電流路徑。禁用YM解碼(YM_BUFF_N_LV＝“1”)還將位線電壓放電至地。READSTROBE(讀選通脈沖)信號重置FF以能夠在下一讀取/驗證操作開始時使能FILTER_N。

現(xiàn)在參照圖5，在生成輸出信號之前的評估階段期間，PHASE1(來自相移發(fā)生器58的信號)和PRECH為“0”。因此，PRECH和PRECH_N保持它們的值，只要STOP_READ＝“0”。當STOP_READ從“0”變?yōu)椤?”時，SR鎖存器被重置，因此PRECH變?yōu)椤?”，從而將電流積分器18的OUT_INT和OUT_INT_N節(jié)點22a和22b預充電至Vdda。

圖6是感測放大器12的三級中的電壓電平的級定時圖62。例如，電流積分器定時圖62、電流-電壓轉換器定時圖64和差分比較器定時圖66描述了讀取循環(huán)期間的每個級中的電壓電平。每個讀取循環(huán)都被劃分為兩個主要階段，包括預充電階段和評估階段，隨后是均衡階段和用于下一讀取循環(huán)的預充電階段。

圖7是上述各個信號的電壓電平的信號定時圖70。例如，READ定時圖72、PRECH和PRECH_N定時圖74、COMP_OUT和COMP_OUT_N定時圖76、SA_DETECT<0>和STOP_READ定時圖78、EQ定時圖80、FILTER_N定時圖82以及YM_BUFF_LV和YM_BUFF_LV_N定時圖84示出了每個信號相對于彼此的定時以及對應的電壓電平。

在另一實施例中，公開了使用用于相變非易失性存儲器件的感測放大器的方法，其中存儲器件至少包括存儲單元和互補存儲單元、與其耦合的對應位線和互補位線以及耦合至存儲單元和互補存儲單元的列解碼器。該方法包括：分別接收存儲單元和互補存儲單元的第一和第二電流；以及將第一和第二電流轉換為存儲單元的第一和第二電壓。該方法還包括：根據(jù)第一和第二電壓生成輸出信號；以及響應于第一和第二電壓禁用列解碼器并使位線電壓放電。

本發(fā)明的優(yōu)點包括降低讀取和驗證操作中的功耗。在評估階段期間，由于YM禁用，在生成輸出信號之后，來自Vdda的消耗可以接近零。在現(xiàn)有存儲器件中，靜電流總是存在于電流-電壓轉換器的鏡像平衡電路的一個臂中。還可以響應于輸出將位線上的其他電壓去除并放電至地(通過禁用YM解碼來生成輸出)，從而增強可靠性。此外，通過均衡階段的差分信號去除來實現(xiàn)生產(chǎn)量的增加。

本領域技術人員在前面的描述和附圖的教導下能夠實現(xiàn)本發(fā)明的許多修改和其他實施例。因此，應該理解，本發(fā)明不限于所公開的具體實施例，并且這些修改和實施例包括在所附權利要求的范圍內。