本申請(qǐng)要求2015年12月7日提交的申請(qǐng)?zhí)枮?0-2015-0172956的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用整體合并于此。

技術(shù)領(lǐng)域

本公開的實(shí)施例總體涉及一種被配置用于降低信號(hào)的加載時(shí)間的半導(dǎo)體模塊。

背景技術(shù)：

諸如計(jì)算機(jī)系統(tǒng)或通信系統(tǒng)的電子系統(tǒng)可以包括用于將數(shù)據(jù)儲(chǔ)存在其中的多個(gè)半導(dǎo)體模塊。雙列直插存儲(chǔ)器模塊(DIMM)已經(jīng)被開發(fā)出來，并被廣泛用作數(shù)據(jù)收發(fā)器。每個(gè)DIMM可以包括多個(gè)芯片，且所述多個(gè)芯片可以安裝在襯底的兩個(gè)表面上以增大DIMM的集成度。布置在襯底的每個(gè)表面上的輸入/輸出(I/O)焊盤可以電隔離，且數(shù)據(jù)可以經(jīng)由I/O焊盤來傳輸。此外，包括寄存器時(shí)鐘驅(qū)動(dòng)器(RCD)的寄存式DIMM(RDIMM)被廣泛用來降低外部信號(hào)(諸如數(shù)據(jù)、時(shí)鐘信號(hào)、命令和地址)的加載時(shí)間。RCD可以儲(chǔ)存外部信號(hào)，以及將儲(chǔ)存的外部信號(hào)輸出給包括在RDIMM中的半導(dǎo)體芯片。

一般而言，存儲(chǔ)器模塊可以設(shè)計(jì)有連接至同一地址和數(shù)據(jù)總線的兩組或更多獨(dú)立組的芯片(例如，DRAM芯片)，且每組芯片可以被稱作排(rank)。即，每排的芯片可以同時(shí)地操作。根據(jù)每個(gè)半導(dǎo)體模塊中包括的排的數(shù)量，半導(dǎo)體模塊通?？梢苑譃閱闻虐雽?dǎo)體模塊或“N”排半導(dǎo)體模塊(其中，“N”表示等于或大于2的自然數(shù))。在單排半導(dǎo)體模塊中，單排半導(dǎo)體模塊所包括的全部半導(dǎo)體芯片可以同時(shí)地操作。在“N”排半導(dǎo)體模塊中，N個(gè)排可以獨(dú)立操作，而每排中包括的全部半導(dǎo)體芯片可以同時(shí)地操作。

附圖說明

圖1是圖示根據(jù)一個(gè)實(shí)施例的包括在半導(dǎo)體模塊中的芯片的示例代表的框圖。

圖2和圖3是圖示包括圖1中所示的芯片的半導(dǎo)體模塊的示例代表的框圖。

圖4是圖示根據(jù)一個(gè)實(shí)施例的包括在半導(dǎo)體模塊中的芯片的示例代表的框圖。

圖5是圖示包括圖4中所示的芯片的半導(dǎo)體模塊的示例代表的框圖。

圖6是圖示根據(jù)一個(gè)實(shí)施例的包括在半導(dǎo)體模塊中的芯片的示例代表的框圖。

圖7是圖示根據(jù)一個(gè)實(shí)施例的包括在半導(dǎo)體模塊中的芯片的示例代表的框圖。

圖8是圖示包括圖6和圖7中所示的芯片的半導(dǎo)體模塊的示例代表的框圖。

圖9是圖示根據(jù)一個(gè)實(shí)施例的包括在半導(dǎo)體模塊中的芯片的示例代表的框圖。

圖10是圖示根據(jù)一個(gè)實(shí)施例的包括在半導(dǎo)體模塊中的芯片的示例代表的框圖。

圖11和圖12圖示了布置在包括圖9和圖10中所示的芯片的半導(dǎo)體模塊中的內(nèi)部互連線的配置的示例代表。

圖13是圖示包括圖1至圖12中所示的半導(dǎo)體模塊中的至少一種的電子系統(tǒng)的配置的示例代表的框圖。

具體實(shí)施方式

各種實(shí)施例可以針對(duì)半導(dǎo)體模塊。

根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體模塊可以包括第一芯片和第二芯片。第一芯片可以對(duì)外部信號(hào)進(jìn)行緩沖以產(chǎn)生傳輸信號(hào)。第一芯片可以對(duì)傳輸信號(hào)進(jìn)行緩沖以產(chǎn)生用于執(zhí)行第一存儲(chǔ)單元的內(nèi)部操作的第一內(nèi)部信號(hào)。第二芯片可以對(duì)傳輸信號(hào)進(jìn)行緩沖以產(chǎn)生用于執(zhí)行第二存儲(chǔ)單元的內(nèi)部操作的第二內(nèi)部信號(hào)。

根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體模塊可以包括第一芯片和第二芯片。第一芯片可以對(duì)外部信號(hào)進(jìn)行緩沖以產(chǎn)生用于執(zhí)行第一存儲(chǔ)單元的內(nèi)部操作的第一內(nèi)部信號(hào)。第一芯片可以對(duì)第一內(nèi)部信號(hào)進(jìn)行緩沖以產(chǎn)生第一傳輸信號(hào)。第二芯片可以對(duì)第一傳輸信號(hào)進(jìn)行緩沖以產(chǎn)生用于執(zhí)行第二存儲(chǔ)單元的內(nèi)部操作的第二內(nèi)部信號(hào)。

根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體模塊可以包括第一芯片和第二芯片。第一芯片可以對(duì)第一外部信號(hào)進(jìn)行緩沖以產(chǎn)生第一傳輸信號(hào)，從第一傳輸信號(hào)產(chǎn)生第一內(nèi)部信號(hào)，從第二傳輸信號(hào)產(chǎn)生第二內(nèi)部信號(hào)，以及接收第一內(nèi)部信號(hào)和第二內(nèi)部信號(hào)以產(chǎn)生第一選中信號(hào)和第二選中信號(hào)，第一選中信號(hào)和第二選中信號(hào)可以被鎖存以執(zhí)行第一存儲(chǔ)單元的內(nèi)部操作。第二芯片可以對(duì)第二外部信號(hào)進(jìn)行緩沖以產(chǎn)生第二傳輸信號(hào)，從第二傳輸信號(hào)產(chǎn)生第三內(nèi)部信號(hào)，從第一傳輸信號(hào)產(chǎn)生第四內(nèi)部信號(hào)，以及接收第三內(nèi)部信號(hào)和第四內(nèi)部信號(hào)以產(chǎn)生第三選中信號(hào)和第四選中信號(hào)，第三選中信號(hào)和第四選中信號(hào)可以被鎖存以執(zhí)行第二存儲(chǔ)單元的內(nèi)部操作。

根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體模塊可以包括第一芯片和第二芯片。第一芯片可以對(duì)第一外部信號(hào)進(jìn)行緩沖以產(chǎn)生第一內(nèi)部信號(hào)，對(duì)第一內(nèi)部信號(hào)進(jìn)行緩沖以產(chǎn)生第一傳輸信號(hào)，延遲第一內(nèi)部信號(hào)以產(chǎn)生第一延遲信號(hào)，對(duì)第二傳輸信號(hào)進(jìn)行緩沖以產(chǎn)生第二內(nèi)部信號(hào)，以及接收第一延遲信號(hào)和第二內(nèi)部信號(hào)以產(chǎn)生第一選中信號(hào)和第二選中信號(hào)，第一選中信號(hào)和第二選中信號(hào)被鎖存以執(zhí)行第一存儲(chǔ)單元的內(nèi)部操作。第二芯片可以對(duì)第二外部信號(hào)進(jìn)行緩沖以產(chǎn)生第三內(nèi)部信號(hào)，對(duì)第三內(nèi)部信號(hào)進(jìn)行緩沖以產(chǎn)生第二傳輸信號(hào)，延遲第三內(nèi)部信號(hào)以產(chǎn)生第二延遲信號(hào)，對(duì)第一傳輸信號(hào)進(jìn)行緩沖以產(chǎn)生第四內(nèi)部信號(hào)，以及接收第二延遲信號(hào)和第四內(nèi)部信號(hào)以產(chǎn)生第三選中信號(hào)和第四選中信號(hào)，第三選中信號(hào)和第四選中信號(hào)可以被鎖存以執(zhí)行第二存儲(chǔ)單元的內(nèi)部操作。

在各種實(shí)施例中，第一外部信號(hào)可以包括用于訪問第一存儲(chǔ)單元的地址信息以及用于執(zhí)行第一存儲(chǔ)單元的內(nèi)部操作的命令信息，以及第二外部信號(hào)可以包括用于訪問第二存儲(chǔ)單元的地址信息以及用于執(zhí)行第二存儲(chǔ)單元的內(nèi)部操作的命令信息。

在各種實(shí)施例中，第一芯片可以包括第一輸入緩沖器、輸出緩沖器和第二輸入緩沖器，第一輸入緩沖器對(duì)第一外部信號(hào)進(jìn)行緩沖以產(chǎn)生并輸出第一內(nèi)部信號(hào)，輸出緩沖器對(duì)第一內(nèi)部信號(hào)進(jìn)行緩沖以產(chǎn)生第一傳輸信號(hào)，第二輸入緩沖器對(duì)第二傳輸信號(hào)進(jìn)行緩沖以產(chǎn)生第二內(nèi)部信號(hào)。

在各種實(shí)施例中，第一芯片可以包括延遲第一內(nèi)部信號(hào)以產(chǎn)生第一延遲信號(hào)的延遲電路。

在各種實(shí)施例中，第一芯片可以包括第一選擇器和第二選擇器，第一選擇器基于模式選擇信號(hào)而選擇并輸出第一延遲信號(hào)或第二內(nèi)部信號(hào)作為第一選中信號(hào)，第二選擇器基于模式選擇信號(hào)而選擇并輸出第一延遲信號(hào)或第二內(nèi)部信號(hào)作為第二選中信號(hào)。

在各種實(shí)施例中，第一芯片可以包括鎖存第一選中信號(hào)和第二選中信號(hào)的鎖存器電路。

根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體模塊可以包括第一芯片和第二芯片。第一芯片可以接收外部輸入數(shù)據(jù)以產(chǎn)生可以被儲(chǔ)存在第一存儲(chǔ)單元陣列中的第一輸入數(shù)據(jù)，將從第一存儲(chǔ)單元陣列輸出的第一輸出數(shù)據(jù)或第一傳輸數(shù)據(jù)輸出作為外部輸出數(shù)據(jù)，以及對(duì)外部輸入數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第二傳輸數(shù)據(jù)。第二芯片可以接收第二傳輸數(shù)據(jù)以產(chǎn)生可以被儲(chǔ)存在第二存儲(chǔ)單元陣列中的第二輸入數(shù)據(jù)，將從第二存儲(chǔ)單元陣列輸出的第二輸出數(shù)據(jù)輸出作為第一傳輸數(shù)據(jù)。

在各種實(shí)施例中，第一芯片可以在第一芯片的讀取操作期間對(duì)第一輸出數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第三輸出數(shù)據(jù)，以及可以對(duì)第一輸出數(shù)據(jù)進(jìn)行緩沖以將緩沖的第一輸出數(shù)據(jù)輸出作為外部輸出數(shù)據(jù)。

在各種實(shí)施例中，第一芯片可以在第一芯片的寫入操作期間對(duì)外部輸入數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第一輸入數(shù)據(jù)，以及可以將第一輸入數(shù)據(jù)轉(zhuǎn)變?yōu)椴⑿袛?shù)據(jù)以將并行數(shù)據(jù)儲(chǔ)存在第一存儲(chǔ)單元陣列中。

在各種實(shí)施例中，第二芯片可以在第二芯片的讀取操作期間對(duì)第二輸出數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第一傳輸數(shù)據(jù)，而第一芯片可以在第二芯片的讀取操作期間對(duì)第一傳輸數(shù)據(jù)進(jìn)行緩沖以將緩沖的第一傳輸數(shù)據(jù)輸出作為外部輸出數(shù)據(jù)。

在各種實(shí)施例中，第一芯片可以在第二芯片的寫入操作期間對(duì)外部輸入數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第二傳輸數(shù)據(jù)，而第二芯片可以在第二芯片的寫入操作期間對(duì)第二傳輸數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第二輸入數(shù)據(jù)，以及可以將第二輸入數(shù)據(jù)轉(zhuǎn)變?yōu)椴⑿袛?shù)據(jù)以將并行數(shù)據(jù)儲(chǔ)存在第二存儲(chǔ)單元陣列中。

在各種實(shí)施例中，第一芯片可以包括緩沖器控制信號(hào)發(fā)生電路，所述緩沖器控制信號(hào)發(fā)生電路基于讀取信號(hào)、寫入信號(hào)、第一芯片選擇信號(hào)和第二芯片選擇信號(hào)而產(chǎn)生第一緩沖器控制信號(hào)至第四緩沖器控制信號(hào)。

在各種示例中，第一緩沖器控制信號(hào)可以被使能來執(zhí)行第一芯片的讀取操作或第二芯片的讀取操作，以及第二緩沖器控制信號(hào)可以被使能來執(zhí)行第一芯片的讀取操作。

在各種實(shí)施例中，第三緩沖器控制信號(hào)可以被使能來執(zhí)行第一芯片的寫入操作，以及第四緩沖器控制信號(hào)可以被使能來執(zhí)行第二芯片的寫入操作。

在各種實(shí)施例中，第一芯片可以包括第一輸出緩沖器、第二輸出緩沖器和輸入緩沖器，第一輸出緩沖器基于第一緩沖器控制信號(hào)而對(duì)第一輸出數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第三輸出數(shù)據(jù)，第二輸出緩沖器可以基于第二緩沖器控制信號(hào)而對(duì)第三輸出數(shù)據(jù)進(jìn)行緩沖以輸出緩沖的第三輸出數(shù)據(jù)作為外部輸出數(shù)據(jù)，輸入緩沖器可以基于第三緩沖器控制信號(hào)和第四緩沖器控制信號(hào)而對(duì)外部輸入數(shù)據(jù)進(jìn)行緩沖以輸出緩沖的外部輸入數(shù)據(jù)作為第一輸入數(shù)據(jù)或第二傳輸數(shù)據(jù)。

在各種實(shí)施例中，第二芯片可以包括緩沖器控制信號(hào)發(fā)生電路，所述緩沖器控制信號(hào)發(fā)生電路基于讀取信號(hào)、寫入信號(hào)和第二芯片選擇信號(hào)而產(chǎn)生第一緩沖器控制信號(hào)和第二緩沖器控制信號(hào)。

在各種實(shí)施例中，第一緩沖器控制信號(hào)可以被使能以執(zhí)行第二芯片的讀取操作。

在各種實(shí)施例中，第二緩沖器控制信號(hào)可以被使能以執(zhí)行第二芯片的寫入操作。

在各種實(shí)施例中，第二芯片可以包括輸出緩沖器和輸入緩沖器，輸出緩沖器基于第一緩沖器控制信號(hào)而對(duì)第二輸出數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第一傳輸數(shù)據(jù)，輸入緩沖器基于第二緩沖器控制信號(hào)而對(duì)第二傳輸數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第二輸入數(shù)據(jù)。

在各種實(shí)施例中，第一芯片和第二芯片可以被布置為彼此重疊。第一芯片可以連接至第一焊盤，第一焊盤連接至輸入外部輸入數(shù)據(jù)所經(jīng)由的互連線，且第一芯片與第二芯片可以經(jīng)由第二焊盤彼此傳輸數(shù)據(jù)。

在各種實(shí)施例中，第一芯片和第二芯片中的每個(gè)可以包括同時(shí)操作的至少兩排。

根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體模塊可以包括第一芯片和第二芯片。第一芯片可以接收外部輸入數(shù)據(jù)以產(chǎn)生可以被儲(chǔ)存在第一存儲(chǔ)單元陣列中的第一輸入數(shù)據(jù)，延遲從第一存儲(chǔ)單元陣列輸出的第一輸出數(shù)據(jù)以產(chǎn)生第一延遲數(shù)據(jù)，輸出第一延遲數(shù)據(jù)或第一傳輸數(shù)據(jù)作為外部輸出數(shù)據(jù)，以及對(duì)外部輸入數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第二傳輸數(shù)據(jù)。第二芯片可以接收第二傳輸數(shù)據(jù)以產(chǎn)生可以被儲(chǔ)存在第二存儲(chǔ)單元陣列中的第二輸入數(shù)據(jù)，以及將從第二存儲(chǔ)單元陣列輸出的第二輸出數(shù)據(jù)輸出作為第一傳輸數(shù)據(jù)。

在各種實(shí)施例中，在第一芯片的讀取操作期間，第一芯片可以輸出第一延遲數(shù)據(jù)作為第一選中數(shù)據(jù)，以及可以對(duì)第一選中數(shù)據(jù)進(jìn)行緩沖以輸出緩沖的第一選中數(shù)據(jù)作為外部輸出數(shù)據(jù)。

在各種實(shí)施例中，在第一芯片的寫入操作期間，第一芯片可以對(duì)外部輸入數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第一輸入數(shù)據(jù)，可以延遲第一輸入數(shù)據(jù)以產(chǎn)生第二延遲數(shù)據(jù)，以及可以將第二延遲數(shù)據(jù)轉(zhuǎn)變?yōu)椴⑿袛?shù)據(jù)以將并行數(shù)據(jù)儲(chǔ)存在第一存儲(chǔ)單元陣列中。

在各種實(shí)施例中，在第二芯片的讀取操作期間，第二芯片可以對(duì)第二輸出數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第一傳輸數(shù)據(jù)。在第二芯片的讀取操作期間，第一芯片可以對(duì)第一傳輸數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第三輸出數(shù)據(jù)，可以輸出第三輸出數(shù)據(jù)作為第一選中數(shù)據(jù)，以及可以輸出第一選中數(shù)據(jù)作為外部輸出數(shù)據(jù)。

在各種實(shí)施例中，在第二芯片的寫入操作期間，第一芯片可以對(duì)外部輸入數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第二傳輸數(shù)據(jù)。在第二芯片的寫入操作期間，第二芯片可以對(duì)第二傳輸數(shù)據(jù)進(jìn)行緩沖以產(chǎn)生第二輸入數(shù)據(jù)，可以延遲第二輸入數(shù)據(jù)以產(chǎn)生第二延遲數(shù)據(jù)，以及可以將第二延遲數(shù)據(jù)轉(zhuǎn)變?yōu)椴⑿袛?shù)據(jù)以將并行數(shù)據(jù)儲(chǔ)存在第二存儲(chǔ)單元陣列中。

在各種實(shí)施例中，第一芯片可以包括緩沖器控制信號(hào)發(fā)生電路，所述緩沖器控制信號(hào)發(fā)生電路基于讀取信號(hào)、寫入信號(hào)、第一芯片選擇信號(hào)和第二芯片選擇信號(hào)而產(chǎn)生第一緩沖器控制信號(hào)、第二緩沖器控制信號(hào)和第一選擇控制信號(hào)。

在各種實(shí)施例中，第一緩沖器控制信號(hào)可以被使能以執(zhí)行第一芯片的寫入操作，以及第二緩沖器控制信號(hào)可以被使能以執(zhí)行第二芯片的寫入操作。

在各種實(shí)施例中，第一選擇控制信號(hào)可以被使能以執(zhí)行第一芯片的讀取操作，以及第一選擇控制信號(hào)可以被禁止來執(zhí)行第二芯片的讀取操作。

在各種實(shí)施例中，第二芯片可以包括緩沖器控制信號(hào)發(fā)生電路，所述緩沖器控制信號(hào)發(fā)生電路基于讀取信號(hào)、寫入信號(hào)和第二芯片選擇信號(hào)而產(chǎn)生第三緩沖器控制信號(hào)和第二選擇控制信號(hào)。

在各種實(shí)施例中，第三緩沖器控制信號(hào)可以被使能以執(zhí)行第二芯片的寫入操作，以及第二選擇控制信號(hào)可以被使能以執(zhí)行第二芯片的讀取操作。

在各種實(shí)施例中，第一芯片與第二芯片可以被布置為彼此重疊。第一芯片可以連接至第一焊盤，第一焊盤連接至輸入外部輸入數(shù)據(jù)所經(jīng)由的互連線，且第一芯片與第二芯片可以經(jīng)由第二焊盤彼此傳輸數(shù)據(jù)。

在各種實(shí)施例中，第一芯片和第二芯片中的每個(gè)可以包括同時(shí)操作的至少兩排。

根據(jù)一個(gè)實(shí)施例，可以提供一種半導(dǎo)體模塊。該半導(dǎo)體模塊可以包括主芯片，所述主芯片被配置為接收外部命令信號(hào)和外部地址信號(hào)，以及將外部命令信號(hào)和外部地址信號(hào)作為傳輸命令信號(hào)和傳輸?shù)刂沸盘?hào)傳輸給半導(dǎo)體模塊中所包括的至少一個(gè)從芯片。

在下文中將參照附圖來描述本公開的各個(gè)實(shí)施例。然而，本文中所描述的實(shí)施例僅用于說明的目的，而非意在限制本公開的范圍。

參見圖1，提供了第一芯片11和第二芯片12。第一芯片11可以包括第一I/O緩沖器111、第一輸入緩沖器112、第一鎖存器電路113、第一命令解碼器114、第一行解碼器115、第一列解碼器116和第一存儲(chǔ)單元陣列117。第二芯片12可以包括第二I/O緩沖器121、第二輸入緩沖器122、第二鎖存器電路123、第二命令解碼器124、第二行解碼器125、第二列解碼器126和第二存儲(chǔ)單元陣列127。

第一I/O緩沖器111可以響應(yīng)于第一緩沖器使能信號(hào)BUF_EN1而接收外部命令/地址信號(hào)CA_EXT以產(chǎn)生傳輸命令/地址CA_T。例如，如果第一緩沖器使能信號(hào)BUF_EN1被使能，則第一I/O緩沖器111可以對(duì)外部命令/地址信號(hào)CA_EXT進(jìn)行緩沖以產(chǎn)生傳輸命令/地址CA_T，以及可以將傳輸命令/地址CA_T輸出給第一輸入緩沖器112和第二輸入緩沖器122。外部命令/地址信號(hào)CA_EXT可以包括關(guān)于用于控制第一芯片11和第二芯片12的內(nèi)部操作的命令以及用于訪問第一芯片11和第二芯片12中所包括的存儲(chǔ)單元的地址的信息。在一些實(shí)施例中，第一I/O緩沖器111可以被配置為接收各種外部信號(hào)(包括數(shù)據(jù)和數(shù)據(jù)選通信號(hào))，而非外部命令/地址信號(hào)CA_EXT。因?yàn)榈谝恍酒?1用作接收外部命令/地址信號(hào)CA_EXT的主芯片，所以第一緩沖器使能信號(hào)BUF_EN1可以被設(shè)置為被使能。

第一輸入緩沖器112可以響應(yīng)于傳輸命令/地址CA_T而產(chǎn)生第一內(nèi)部命令/地址ICA1。例如，第一輸入緩沖器112可以對(duì)傳輸命令/地址CA_T進(jìn)行緩沖以產(chǎn)生第一內(nèi)部命令/地址ICA1。

第一鎖存器電路113可以鎖存第一內(nèi)部命令/地址ICA1。第一鎖存器電路113可以從關(guān)于第一內(nèi)部命令/地址ICA1中所包括的命令的信息提取并產(chǎn)生第一鎖存命令LCMD1。第一命令解碼器114可以對(duì)第一鎖存命令LCMD1解碼以產(chǎn)生用于控制第一芯片11的內(nèi)部操作的第一內(nèi)部命令I(lǐng)CMD1。第一鎖存器電路113可以從關(guān)于第一內(nèi)部命令/地址ICA1中所包括的地址的信息產(chǎn)生第一地址XADD1和第一列地址YADD1。第一行解碼器115和第一列解碼器116可以分別對(duì)第一地址XADD1和第一列地址YADD1解碼以選擇第一存儲(chǔ)單元陣列117中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元。在一個(gè)實(shí)施例中，包括第一行解碼器115和第一列解碼器116的地址解碼器可以對(duì)地址(即，第一地址XADD1和第一列地址YADD1)解碼以訪問第一存儲(chǔ)單元陣列117中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元。

第二I/O緩沖器121可以響應(yīng)于第二緩沖器使能信號(hào)BUF_EN2而操作。如果第二芯片12用作從芯片，則第二緩沖器使能信號(hào)BUF_EN2可以被禁止。相應(yīng)地，第二I/O緩沖器121可以通過被禁止的第二緩沖器使能信號(hào)BUF_EN2而不激活。

第二輸入緩沖器122可以響應(yīng)于傳輸命令/地址CA_T而產(chǎn)生第二內(nèi)部命令/地址ICA2。例如，第二輸入緩沖器122可以對(duì)傳輸命令/地址CA_T進(jìn)行緩沖以產(chǎn)生第二內(nèi)部命令/地址ICA2。

第二鎖存器電路123可以鎖存第二內(nèi)部命令/地址ICA2。第二鎖存器電路123可以從關(guān)于第二內(nèi)部命令/地址ICA2中所包括的命令的信息提取并產(chǎn)生第二鎖存命令LCMD2。第二命令解碼器124可以對(duì)第二鎖存命令LCMD2解碼以產(chǎn)生用于控制第二芯片12的內(nèi)部操作的第二內(nèi)部命令I(lǐng)CMD2。第二鎖存器電路123可以從關(guān)于第二內(nèi)部命令/地址ICA2中所包括的地址的信息產(chǎn)生第二地址XADD2和第二列地址YADD2。第二行解碼器125和第二列解碼器126可以分別對(duì)第二地址XADD2和第二列地址YADD2解碼以選擇第二存儲(chǔ)單元陣列127中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元。在一個(gè)實(shí)施例中，包括第二行解碼器125和第二列解碼器126的地址解碼器可以對(duì)地址(即，第二地址XADD2和第二列地址YADD2)解碼以訪問第二存儲(chǔ)單元陣列127中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元。

第一芯片11和第二芯片12可以按照第一操作模式或第二操作模式來操作。第一操作模式意味著通過“×4”位結(jié)構(gòu)(bit organization)來同時(shí)輸入或輸出四個(gè)數(shù)據(jù)，而第二操作模式意味著通過“×8”位結(jié)構(gòu)來同時(shí)輸入或輸出八個(gè)數(shù)據(jù)。因此，在第一操作模式中可以需要四個(gè)數(shù)據(jù)緩沖器，而在第二操作模式中可以需要八個(gè)數(shù)據(jù)緩沖器。第一芯片11中包括的第一I/O緩沖器111和第一輸入緩沖器112可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。第二芯片12中包括的第二I/O緩沖器121和第二輸入緩沖器122可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。

在下文中將描述具有前述配置的第一芯片11和第二芯片12的操作。

可以指定第一芯片11來用作主芯片。因此，第一芯片11可以接收外部命令/地址信號(hào)CA_EXT以產(chǎn)生傳輸命令/地址CA_T。第一芯片11可以經(jīng)由第一輸入緩沖器112接收傳輸命令/地址CA_T以產(chǎn)生第一內(nèi)部命令/地址ICA1，以及可以使用第一鎖存器電路113來鎖存第一內(nèi)部命令/地址ICA1以產(chǎn)生用于選擇第一存儲(chǔ)單元陣列117中所包括的存儲(chǔ)單元之中的至少一個(gè)存儲(chǔ)單元的第一地址XADD1和第一列地址YADD1。

可以指定第二芯片12來用作從芯片。因此，第二芯片12可以經(jīng)由第二輸入緩沖器122來接收傳輸命令/地址CA_T。第二芯片12可以使用第二鎖存器電路123來接收并鎖存在第二緩沖器122中產(chǎn)生的第二內(nèi)部命令/地址ICA2，以產(chǎn)生用于選擇第二存儲(chǔ)單元陣列127中所包括的存儲(chǔ)單元之中的至少一個(gè)存儲(chǔ)單元的第二地址XADD2和第二列地址YADD2。

如上所述，第一芯片11可以用作主芯片以用來接收外部命令/地址信號(hào)CA_EXT以及用來對(duì)第一芯片11中所包括的存儲(chǔ)單元執(zhí)行內(nèi)部操作，而第二芯片12可以接收在第一芯片11中產(chǎn)生的傳輸命令/地址CA_T以對(duì)第二芯片12中所包括的存儲(chǔ)單元執(zhí)行內(nèi)部操作。即，外部命令/地址信號(hào)CA_EXT不直接輸入至半導(dǎo)體模塊中所包括的所有芯片(即，第一芯片11和第二芯片12)，而是僅直接輸入至被設(shè)置為主芯片的一個(gè)芯片(即，第一芯片11)，且外部命令/地址信號(hào)CA_EXT經(jīng)由主芯片而傳輸給半導(dǎo)體模塊的其他芯片(即，第二芯片12)。因此，可以降低外部命令/地址信號(hào)CA_EXT的加載時(shí)間。由于半導(dǎo)體模塊中包括的多個(gè)芯片之一被指定來用作主芯片以接收外部命令/地址信號(hào)CA_EXT以及將外部命令/地址信號(hào)CA_EXT傳輸給半導(dǎo)體模塊中所包括的多個(gè)芯片中的其他芯片，因此可以不需要額外的電路來接收外部命令/地址信號(hào)CA_EXT。因此，可以降低半導(dǎo)體模塊的功耗和成本。

參見圖2和圖3，圖示了使用參照?qǐng)D1而描述的第一芯片11和第二芯片12來實(shí)施的半導(dǎo)體模塊2和3。

圖2中所示的半導(dǎo)體模塊2可以包括第一芯片至第八芯片21、22、23、24、25、26、27和28。可以指定第四芯片24來用作主芯片，而可以指定第一芯片21至第三芯片23以及第五芯片25至第八芯片28來用作從芯片。第四芯片24可以實(shí)施為具有與圖1中所示的第一芯片11相同的配置，而第一芯片21至第三芯片23以及第五芯片25至第八芯片28中的每個(gè)可以實(shí)施為具有與圖1中所示的第二芯片12相同的配置。第四芯片24可以接收外部命令/地址信號(hào)CA_EXT以產(chǎn)生并輸出傳輸命令/地址CA_T，以及可以根據(jù)傳輸命令/地址CA_T來對(duì)第四芯片24中包括的存儲(chǔ)單元執(zhí)行第四芯片24的內(nèi)部操作。第一芯片21至第三芯片23以及第五芯片25至第八芯片28可以根據(jù)傳輸命令/地址CA_T來對(duì)包括在其中的存儲(chǔ)單元執(zhí)行其內(nèi)部操作。

圖3中所示的半導(dǎo)體模塊3可以包括第一芯片至第八芯片31、32、33、34、35、36、37和38。可以指定第四芯片34和第五芯片35來用作主芯片，以及可以指定第一芯片31至第三芯片33和第六芯片36至第八芯片38來用作從芯片。第四芯片34和第五芯片35中的每個(gè)可以實(shí)施為具有與圖1中所示的第一芯片11相同的配置，而第一芯片31至第三芯片33和第六芯片36至第八芯片38中的每個(gè)可以實(shí)施為具有與圖1中所示的第二芯片12相同的配置。第四芯片34可以接收外部命令/地址信號(hào)CA_EXT以產(chǎn)生并輸出第一傳輸命令/地址CA_T1，以及可以根據(jù)第一傳輸命令/地址CA_T1來對(duì)第四芯片34中所包括的存儲(chǔ)單元執(zhí)行第四芯片34的內(nèi)部操作。第五芯片35可以接收外部命令/地址信號(hào)CA_EXT以產(chǎn)生并輸出第二傳輸命令/地址CA_T2，以及可以根據(jù)第二傳輸命令/地址CA_T2來對(duì)第五芯片35中所包括的存儲(chǔ)單元執(zhí)行第五芯片35的內(nèi)部操作。第一芯片31至第三芯片33可以根據(jù)第一傳輸命令/地址CA_T1來對(duì)包括在其中的存儲(chǔ)單元執(zhí)行其內(nèi)部操作。第六芯片36至第八芯片38可以根據(jù)第二傳輸命令/地址CA_T2來對(duì)包括在其中的存儲(chǔ)單元執(zhí)行其內(nèi)部操作。

參見圖4，提供了第一芯片41和第二芯片42。第一芯片41可以包括第一輸入緩沖器411、第一輸出緩沖器412、第一延遲電路413、第一鎖存器電路414、第一命令解碼器415、第一行解碼器416、第一列解碼器417和第一存儲(chǔ)單元陣列418。第二芯片42可以包括第二輸入緩沖器421、第二輸出緩沖器422、第二延遲電路423、第二鎖存器電路424、第二命令解碼器425、第二行解碼器426、第二列解碼器427和第二存儲(chǔ)單元陣列428。

第一輸入緩沖器411可以接收外部命令/地址信號(hào)CA_EXT以產(chǎn)生第一內(nèi)部命令/地址ICA1。例如，第一輸入緩沖器411可以對(duì)外部命令/地址信號(hào)CA_EXT進(jìn)行緩沖以產(chǎn)生第一內(nèi)部命令/地址ICA1，以及可以將第一內(nèi)部命令/地址ICA1輸出給第一輸出緩沖器412和第一延遲電路413。外部命令/地址信號(hào)CA_EXT可以包括關(guān)于控制第一芯片41和第二芯片42的內(nèi)部操作的命令以及用于訪問第一芯片41和第二芯片42中所包括的存儲(chǔ)單元的地址的信息。在一些實(shí)施例中，第一輸入緩沖器411可以被配置為接收各種外部信號(hào)(包括數(shù)據(jù)和數(shù)據(jù)選通信號(hào))，而非外部命令/地址信號(hào)CA_EXT。

第一輸出緩沖器412可以響應(yīng)于第一內(nèi)部命令/地址ICA1而產(chǎn)生第一傳輸命令/地址CA_T1。例如，第一輸出緩沖器412可以對(duì)第一內(nèi)部命令/地址ICA1進(jìn)行緩沖以產(chǎn)生并輸出第一傳輸命令/地址CA_T1。

第一延遲電路413可以響應(yīng)于第一延遲使能信號(hào)DLY_EN1而延遲第一內(nèi)部命令/地址ICA1以產(chǎn)生第一延遲命令/地址ICAd1。例如，如果第一延遲使能信號(hào)DLY_EN1被使能，則第一延遲電路413可以延遲第一內(nèi)部命令/地址ICA1以產(chǎn)生第一延遲命令/地址ICAd1。根據(jù)實(shí)施例，第一延遲使能信號(hào)DLY_EN1可以在第一芯片41中產(chǎn)生，或者可以從外部芯片或外部設(shè)備提供。用于產(chǎn)生第一延遲命令/地址ICAd1的第一內(nèi)部命令/地址ICA1的延遲時(shí)間可以根據(jù)實(shí)施例而設(shè)置為不同。

第一鎖存器電路414可以鎖存第一延遲命令/地址ICAd1。第一鎖存器電路414可以從關(guān)于第一延遲命令/地址ICAd1中所包括的命令的信息提取并產(chǎn)生第一鎖存命令LCMD1。第一命令解碼器415可以對(duì)第一鎖存命令LCMD1解碼以產(chǎn)生用于控制第一芯片41的內(nèi)部操作的第一內(nèi)部命令I(lǐng)CMD1。第一鎖存器電路414可以從關(guān)于第一延遲命令/地址ICAd1中所包括的地址的信息產(chǎn)生第一地址XADD1和第一列地址YADD1。第一行解碼器416和第一列解碼器417可以分別對(duì)第一地址XADD1和第一列地址YADD1解碼以選擇第一存儲(chǔ)單元陣列418中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元。在一個(gè)實(shí)施例中，包括第一行解碼器416和第一列解碼器417的地址解碼器可以對(duì)地址(即，第一地址XADD1和第一列地址YADD1)解碼以訪問第一存儲(chǔ)單元陣列418中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元。

第二輸入緩沖器421可以接收第一傳輸命令/地址CA_T1以產(chǎn)生第二內(nèi)部命令/地址ICA2。例如，第二輸入緩沖器421可以對(duì)第一傳輸命令/地址CA_T1進(jìn)行緩沖以產(chǎn)生第二內(nèi)部命令/地址ICA2，以及可以將第二內(nèi)部命令/地址ICA2輸出給第二輸出緩沖器422和第二延遲電路423。在一些實(shí)施例中，第二輸入緩沖器421可以被配置為接收各種外部信號(hào)(包括數(shù)據(jù)和數(shù)據(jù)選通信號(hào))，而非第一傳輸命令/地址CA_T1。

第二輸出緩沖器422可以響應(yīng)于第二內(nèi)部命令/地址ICA2而產(chǎn)生第二傳輸命令/地址CA_T2。例如，第二輸出緩沖器422可以對(duì)第二內(nèi)部命令/地址ICA2進(jìn)行緩沖以產(chǎn)生并輸出第二傳輸命令/地址CA_T2。

第二延遲電路423可以響應(yīng)于第二延遲使能信號(hào)DLY_EN2而延遲第二內(nèi)部命令/地址ICA2以產(chǎn)生第二延遲命令/地址ICAd2。例如，如果第二延遲使能信號(hào)DLY_EN2被使能，則第二延遲電路423可以延遲第二內(nèi)部命令/地址ICA2以產(chǎn)生第二延遲命令/地址ICAd2。根據(jù)實(shí)施例，第二延遲使能信號(hào)DLY_EN2可以在第二芯片42中產(chǎn)生，或者可以從外部芯片或外部設(shè)備提供。用于產(chǎn)生第二延遲命令/地址ICAd2的第二內(nèi)部命令/地址ICA2的延遲時(shí)間可以根據(jù)實(shí)施例而被設(shè)置為不同。

第二鎖存器電路424可以鎖存第二延遲命令/地址ICAd2。第二鎖存器電路424可以從關(guān)于第二延遲命令/地址ICAd2中所包括的命令的信息提取并產(chǎn)生第二鎖存命令LCMD2。第二命令解碼器425可以對(duì)第二鎖存命令LCMD2解碼以產(chǎn)生用于控制第二芯片42的內(nèi)部操作的第二內(nèi)部命令I(lǐng)CMD2。第二鎖存器電路424可以從關(guān)于第二延遲命令/地址ICAd2中所包括的地址的信息產(chǎn)生第二地址XADD2和第二列地址YADD2。第二行解碼器426和第二列解碼器427可以分別對(duì)第二地址XADD2和第二列地址YADD2解碼以選擇第二存儲(chǔ)單元陣列428中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元。在一個(gè)實(shí)施例中，包括第二行解碼器426和第二列解碼器427的地址解碼器可以對(duì)地址(即，第二地址XADD2和第二列地址YADD2)解碼以訪問第二存儲(chǔ)單元陣列428中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元。

第一芯片41和第二芯片42可以按照第一操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×4”的操作模式)或第二操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×8”的操作模式)來操作。第一芯片41中所包括的第一輸入緩沖器411和第一輸出緩沖器412可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。第二芯片42中所包括的第二輸入緩沖器421和第二輸出緩沖器422可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。

在下文中將描述具有前述配置的第一芯片41和第二芯片42的操作。

可以指定第一芯片41來用作主芯片。因此，第一芯片41可以接收外部命令/地址信號(hào)CA_EXT以產(chǎn)生第一內(nèi)部命令/地址ICA1。第一芯片41可以使用第一延遲電路413來延遲第一內(nèi)部命令/地址ICA1以產(chǎn)生第一延遲命令/地址ICAd1。第一芯片41可以使用第一鎖存器電路414來鎖存第一延遲命令/地址ICAd1以產(chǎn)生用于選擇第一存儲(chǔ)單元陣列418中所包括的存儲(chǔ)單元之中的至少一個(gè)存儲(chǔ)單元的第一地址XADD1和第一列地址YADD1。第一芯片41可以使用第一輸出緩沖器412來對(duì)第一內(nèi)部命令/地址ICA1進(jìn)行緩沖以產(chǎn)生第一傳輸命令/地址CA_T1。

可以指定第二芯片42來用作從芯片。因此，第二芯片42可以使用第二輸入緩沖器421來對(duì)第一傳輸命令/地址CA_T1進(jìn)行緩沖以產(chǎn)生第二內(nèi)部命令/地址ICA2。第二芯片42可以使用第二延遲電路423來延遲第二內(nèi)部命令/地址ICA2以產(chǎn)生第二延遲命令/地址ICAd2。第二芯片42可以使用第二鎖存器電路424來鎖存第二延遲命令/地址ICAd2以產(chǎn)生用于選擇第二存儲(chǔ)單元陣列428中所包括的存儲(chǔ)單元之中的至少一個(gè)存儲(chǔ)單元的第二地址XADD2和第二列地址YADD2。第二芯片42可以使用第二輸出緩沖器422來對(duì)第二內(nèi)部命令/地址ICA2進(jìn)行緩沖以產(chǎn)生第二傳輸命令/地址CA_T2。

如上所述，第一芯片41可以用作主芯片以用來接收外部命令/地址信號(hào)CA_EXT以及用來對(duì)第一芯片41中所包括的存儲(chǔ)單元執(zhí)行內(nèi)部操作，而第二芯片42可以接收在第一芯片41中產(chǎn)生的第一傳輸命令/地址CA_T1以對(duì)第二芯片42中所包括的存儲(chǔ)單元執(zhí)行內(nèi)部操作。即，外部命令/地址信號(hào)CA_EXT不直接輸入至半導(dǎo)體模塊中所包括的所有芯片(即，第一芯片41和第二芯片42)，而是僅直接輸入至被設(shè)置為主芯片的一個(gè)芯片(即，第一芯片41)，且外部命令/地址信號(hào)CA_EXT經(jīng)由主芯片而傳輸給半導(dǎo)體模塊的其他芯片(即，第二芯片42)。因此，可以降低外部命令/地址信號(hào)CA_EXT的加載時(shí)間。由于半導(dǎo)體模塊中包括的多個(gè)芯片之一被指定來用作主芯片以接收外部命令/地址信號(hào)CA_EXT以及將外部命令/地址信號(hào)CA_EXT傳輸給半導(dǎo)體模塊中所包括的多個(gè)芯片中的其他芯片，因此可以不需要額外的電路來接收外部命令/地址信號(hào)CA_EXT。因此，可以降低半導(dǎo)體模塊的功耗和成本。

參見圖5，圖示了使用參照?qǐng)D4而描述的第一芯片41和第二芯片42來實(shí)施的半導(dǎo)體模塊5。

圖5中所示的半導(dǎo)體模塊5可以包括第一芯片至第八芯片51、52、53、54、55、56、57和58?？梢灾付ǖ谒男酒?4來用作主芯片，以及可以指定第一芯片51至第三芯片53和第五芯片55至第八芯片58來用作從芯片。第四芯片44可以被實(shí)施為具有與圖4中所示的第一芯片41相同的配置，而第一芯片51至第三芯片53和第五芯片55至第八芯片58中的每個(gè)芯片可以被實(shí)施為具有與圖4中所示的第二芯片42相同的配置。第四芯片54可以接收外部命令/地址信號(hào)CA_EXT以產(chǎn)生并輸出第一傳輸命令/地址CA_T1，以及可以根據(jù)外部命令/地址信號(hào)CA_EXT而對(duì)第四芯片54中所包括的存儲(chǔ)單元執(zhí)行第四芯片54的內(nèi)部操作。第三芯片53可以接收第一傳輸命令/地址CA_T1以產(chǎn)生并輸出第二傳輸命令/地址CA_T2，以及可以根據(jù)第一傳輸命令/地址CA_T1而對(duì)第三芯片53中所包括的存儲(chǔ)單元執(zhí)行第三芯片53的內(nèi)部操作。第二芯片52可以接收第二傳輸命令/地址CA_T2以產(chǎn)生并輸出第三傳輸命令/地址CA_T3，以及可以根據(jù)第二傳輸命令/地址CA_T2而對(duì)第二芯片52中所包括的存儲(chǔ)單元執(zhí)行第二芯片52的內(nèi)部操作。第一芯片51可以根據(jù)第三傳輸命令/地址CA_T3而對(duì)第一芯片51中所包括的存儲(chǔ)單元執(zhí)行第一芯片51的內(nèi)部操作。第五芯片55可以接收第一傳輸命令/地址CA_T1以產(chǎn)生并輸出第四傳輸命令/地址CA_T4，以及可以根據(jù)第一傳輸命令/地址CA_T1而對(duì)第五芯片55中所包括的存儲(chǔ)單元執(zhí)行第五芯片55的內(nèi)部操作。第六芯片56可以接收第四傳輸命令/地址CA_T4以產(chǎn)生并輸出第五傳輸命令/地址CA_T5，以及可以根據(jù)第四傳輸命令/地址CA_T4而對(duì)第六芯片56中所包括的存儲(chǔ)單元執(zhí)行第六芯片56的內(nèi)部操作。第七芯片57可以接收第五傳輸命令/地址CA_T5以產(chǎn)生并輸出第六傳輸命令/地址CA_T6，以及可以根據(jù)第五傳輸命令/地址CA_T5而對(duì)第七芯片57中所包括的存儲(chǔ)單元執(zhí)行第七芯片57的內(nèi)部操作。第八芯片58可以根據(jù)第六傳輸命令/地址CA_T6而對(duì)第八芯片58中所包括的存儲(chǔ)單元執(zhí)行第八芯片58的內(nèi)部操作。

參見圖6，圖示了根據(jù)一個(gè)實(shí)施例的在半導(dǎo)體模塊中采用的第一芯片61和第二芯片62。第一芯片61可以包括第一I/O緩沖器611、第一輸入緩沖器612、第二輸入緩沖器613、第一選擇器614、第二選擇器615和第一鎖存器電路616。第二芯片62可以包括第二I/O緩沖器621、第三輸入緩沖器622、第四輸入緩沖器623、第三選擇器624、第四選擇器625和第二鎖存器電路626。

第一I/O緩沖器611可以接收第一外部命令/地址信號(hào)CA_EXT1以產(chǎn)生第一傳輸命令/地址CA_T1。在第一I/O緩沖器611中產(chǎn)生的第一傳輸命令/地址CA_T1可以傳輸給第一輸入緩沖器612和第四輸入緩沖器623。在一些實(shí)施例中，第一I/O緩沖器611可以被配置為接收各種外部信號(hào)(包括數(shù)據(jù)和數(shù)據(jù)選通信號(hào))，而非第一外部命令/地址信號(hào)CA_EXT1。

第一輸入緩沖器612可以響應(yīng)于第一傳輸命令/地址CA_T1而產(chǎn)生第一內(nèi)部命令/地址ICA1。例如，第一輸入緩沖器612可以對(duì)第一傳輸命令/地址CA_T1進(jìn)行緩沖以產(chǎn)生第一內(nèi)部命令/地址ICA1。

第二輸入緩沖器613可以響應(yīng)于產(chǎn)生在第二I/O緩沖器621中的第二傳輸命令/地址CA_T2而產(chǎn)生第二內(nèi)部命令/地址ICA2。例如，第二輸入緩沖器613可以對(duì)第二傳輸命令/地址CA_T2進(jìn)行緩沖以產(chǎn)生第二內(nèi)部命令/地址ICA2。

第一選擇器614可以響應(yīng)于第一模式選擇信號(hào)MSEL1而選擇第一內(nèi)部命令/地址ICA1和第二內(nèi)部命令/地址ICA2中的一個(gè)以輸出選中的內(nèi)部命令/地址作為第一選中命令/地址CA_SEL1。例如，如果在第一選擇輸出模式中具有邏輯“低”電平的第一模式選擇信號(hào)MSEL1被輸入至第一選擇器614，則第一選擇器614可以選擇并輸出第一內(nèi)部命令/地址ICA1作為第一選中命令/地址CA_SEL1，而如果在第二選擇輸出模式中具有邏輯“高”電平的第一模式選擇信號(hào)MSEL1被輸入至第一選擇器614，則第一選擇器614可以選擇并輸出第二內(nèi)部命令/地址ICA2作為第一選中命令/地址CA_SEL1。第一選擇輸出模式和第二選擇輸出模式中的第一模式選擇信號(hào)MSEL1的邏輯電平可以根據(jù)實(shí)施例而被設(shè)置為不同。第一模式選擇信號(hào)MSEL1可以在第一芯片61中產(chǎn)生，或者可以由外部芯片或外部設(shè)備提供。

第二選擇器615可以響應(yīng)于第一模式選擇信號(hào)MSEL1而選擇第一內(nèi)部命令/地址ICA1和第二內(nèi)部命令/地址ICA2中的一個(gè)以輸出選中的內(nèi)部命令/地址作為第二選中命令/地址CA_SEL2。例如，如果在第一選擇輸出模式中具有邏輯“低”電平的第一模式選擇信號(hào)MSEL1被輸入至第二選擇器615，則第二選擇器615可以選擇并輸出第二內(nèi)部命令/地址ICA2作為第二選中命令/地址CA_SEL2，而如果在第二選擇輸出模式中具有邏輯“高”電平的第一模式選擇信號(hào)MSEL1被輸入至第二選擇器615，則第二選擇器615可以選擇并輸出第一內(nèi)部命令/地址ICA1作為第二選中命令/地址CA_SEL2。

第一鎖存器電路616可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2。第一鎖存器電路616可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一芯片61中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第一芯片61的內(nèi)部操作。

第二I/O緩沖器621可以接收第二外部命令/地址信號(hào)CA_EXT2以產(chǎn)生第二傳輸命令/地址CA_T2。在第二I/O緩沖器621中產(chǎn)生的第二傳輸命令/地址CA_T2可以被傳輸給第三輸入緩沖器622和第二輸入緩沖器613。在一些實(shí)施例中，第二I/O緩沖器621可以被配置為接收各種外部信號(hào)(包括數(shù)據(jù)和數(shù)據(jù)選通信號(hào))，而非第二外部命令/地址信號(hào)CA_EXT2。

第三輸入緩沖器622可以響應(yīng)于第二傳輸命令/地址CA_T2而產(chǎn)生第三內(nèi)部命令/地址ICA3。例如，第二輸入緩沖器622可以對(duì)第二傳輸命令/地址CA_T2進(jìn)行緩沖以產(chǎn)生第三內(nèi)部命令/地址ICA3。

第四輸入緩沖器623可以響應(yīng)于產(chǎn)生在第一I/O緩沖器611中的第一傳輸命令/地址CA_T1而產(chǎn)生第四內(nèi)部命令/地址ICA4。例如，第四輸入緩沖器623可以對(duì)第一傳輸命令/地址CA_T1進(jìn)行緩沖以產(chǎn)生第四內(nèi)部命令/地址ICA4。

第三選擇器624可以響應(yīng)于第二模式選擇信號(hào)MSEL2而選擇第三內(nèi)部命令/地址ICA3和第四內(nèi)部命令/地址ICA4中的一個(gè)以輸出選中的內(nèi)部命令/地址作為第三選中命令/地址CA_SEL3。例如，如果在第一選擇輸出模式中具有邏輯“低”電平的第二模式選擇信號(hào)MSEL2被輸入至第三選擇器624，則第三選擇器624可以選擇并輸出第三內(nèi)部命令/地址ICA3作為第三選中命令/地址CA_SEL3，而如果在第二選擇輸出模式中具有邏輯“高”電平的第二模式選擇信號(hào)MSEL2被輸入至第三選擇器624，則第三選擇器624可以選擇并輸出第四內(nèi)部命令/地址ICA4作為第三選中命令/地址CA_SEL3。第一選擇輸出模式和第二選擇輸入模式中的第二模式選擇信號(hào)MSEL2的邏輯電平可以根據(jù)實(shí)施例而被設(shè)置為不同。第二模式選擇信號(hào)MSEL2可以在第二芯片62中產(chǎn)生，或者可以由外部芯片或外部設(shè)備提供。

第四選擇器625可以響應(yīng)于第二模式選擇信號(hào)MSEL2而選擇第三內(nèi)部命令/地址ICA3和第四內(nèi)部命令/地址ICA4中的一個(gè)以輸出選中的內(nèi)部命令/地址作為第四選中命令/地址CA_SEL4。例如，如果在第一選擇輸出模式中具有邏輯“低”電平的第二模式選擇信號(hào)MSEL2被輸入至第四選擇器625，則第四選擇器625可以選擇并輸出第四內(nèi)部命令/地址ICA4作為第四選中命令/地址CA_SEL4，而如果在第二選擇輸出模式中具有邏輯“高”電平的第二模式選擇信號(hào)MSEL2被輸入至第四選擇器625，則第四選擇器625可以選擇并輸出第三內(nèi)部命令/地址ICA3作為第四選中命令/地址CA_SEL4。

第二鎖存器電路626可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4。第二鎖存器電路626可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二芯片62中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第二芯片62的內(nèi)部操作。

第一芯片61和第二芯片62可以按照第一操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×4”的操作模式)或第二操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×8”的操作模式)來操作。第一芯片61中所包括的第一I/O緩沖器611、第一輸入緩沖器612和第二輸入緩沖器613可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。第二芯片62中所包括的第二I/O緩沖器621、第三輸入緩沖器622和第四輸入緩沖器623可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。

在下文中將描述具有前述配置的第一芯片61和第二芯片62的操作。

在第一選擇輸出模式中，由于第一模式選擇信號(hào)MSEL1具有邏輯“低”電平，因此經(jīng)由第一I/O緩沖器611和第一輸入緩沖器612而從第一外部命令/地址信號(hào)CA_EXT1產(chǎn)生的第一內(nèi)部命令/地址ICA1可以被選擇作為第一選中命令/地址CA_SEL1，且第一選中命令/地址CA_SEL1可以通過第一鎖存器電路616來鎖存。在第一選擇輸出模式中，經(jīng)由第二I/O緩沖器621和第二輸入緩沖器613而從第二外部命令/地址信號(hào)CA_EXT2產(chǎn)生的第二內(nèi)部命令/地址ICA2可以被選擇作為第二選中命令/地址CA_SEL2，且第二選中命令/地址CA_SEL2可以通過第一鎖存器電路616來鎖存。第一鎖存器電路616可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一芯片61中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第一芯片61的內(nèi)部操作。

在第一選擇輸出模式中，由于第二模式選擇信號(hào)MSEL2具有邏輯“低”電平，因此經(jīng)由第二I/O緩沖器621和第三輸入緩沖器622而從第二外部命令/地址信號(hào)CA_EXT2產(chǎn)生的第三內(nèi)部命令/地址ICA3可以被選擇作為第三選中命令/地址CA_SEL3，且第三選中命令/地址CA_SEL3可以通過第二鎖存器電路626來鎖存。在第一選擇輸出模式中，經(jīng)由第一I/O緩沖器611和第四輸入緩沖器623而從第一外部命令/地址信號(hào)CA_EXT1產(chǎn)生的第四內(nèi)部命令/地址ICA4可以被選擇作為第四選中命令/地址CA_SEL4，且第四選中命令/地址CA_SEL4可以通過第二鎖存器電路626來鎖存。第二鎖存器電路626可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二芯片62中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第二芯片62的內(nèi)部操作。

在第二選擇輸出模式中，由于第一模式選擇信號(hào)MSEL1具有邏輯“高”電平，因此第二內(nèi)部命令/地址ICA2可以被選擇作為第一選中命令/地址CA_SEL1，且第一選中命令/地址CA_SEL1可以通過第一鎖存器電路616來鎖存。在第二選擇輸出模式中，第一內(nèi)部命令/地址ICA1可以被選擇作為第二選中命令/地址CA_SEL2，且第二選中命令/地址CA_SEL2可以通過第一鎖存器電路616來鎖存。第一鎖存器電路616可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一芯片61中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第一芯片61的內(nèi)部操作。

在第二選擇輸出模式中，由于第二模式選擇信號(hào)MSEL2具有邏輯“高”電平，因此第四內(nèi)部命令/地址ICA4可以被選擇作為第三選中命令/地址CA_SEL3，且第三選中命令/地址CA_SEL3可以通過第二鎖存器電路626來鎖存。在第二選擇輸出模式中，第三內(nèi)部命令/地址ICA3可以被選擇作為第四選中命令/地址CA_SEL4，且第四選中命令/地址CA_SEL4可以通過第二鎖存器電路626來鎖存。第二鎖存器電路626可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二芯片62中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第二芯片62的內(nèi)部操作。

根據(jù)以上實(shí)施例，可以將第一芯片61和第二芯片62二者都指定用作主芯片。因此，第一芯片61和第二芯片62可以分別接收第一外部命令/地址信號(hào)CA_EXT1和第二外部命令/地址信號(hào)CA_EXT2以對(duì)第一芯片61和第二芯片62中所包括的存儲(chǔ)單元執(zhí)行第一芯片61和第二芯片62的內(nèi)部操作。即，第一芯片61可以直接接收第一外部命令/地址信號(hào)CA_EXT1，以及可以經(jīng)由第二芯片62間接接收第二外部命令/地址信號(hào)CA_EXT2來操作，而第二芯片62可以直接接收第二外部命令/地址信號(hào)CA_EXT2，以及可以經(jīng)由第一芯片61間接接收第一外部命令/地址信號(hào)CA_EXT1來操作。由于第一外部命令/地址信號(hào)CA_EXT1僅直接輸入至第一芯片61，而第二外部命令/地址信號(hào)CA_EXT2僅直接輸入至第二芯片62，因此可以降低第一外部命令/地址信號(hào)CA_EXT1和第二外部命令/地址信號(hào)CA_EXT2的加載時(shí)間。由于半導(dǎo)體模塊中所包括的多個(gè)芯片中的一些芯片被指定來用作主芯片，因此可以不需要額外電路來接收第一外部命令/地址信號(hào)CA_EXT1和第二外部命令/地址信號(hào)CA_EXT2。因此，可以降低半導(dǎo)體模塊的功耗和成本。

參見圖7，圖示了根據(jù)一個(gè)實(shí)施例的半導(dǎo)體模塊中采用的第一芯片71和第二芯片72。第一芯片71可以包括第一輸入緩沖器711、第一輸出緩沖器712、第二輸入緩沖器713、第一延遲電路714、第一選擇器715、第二選擇器716和第一鎖存器電路717。第二芯片72可以包括第三輸入緩沖器721、第二輸出緩沖器722、第四輸入緩沖器723、第二延遲電路724、第三選擇器725、第四選擇器726和第二鎖存器電路727。

第一輸入緩沖器711可以接收第一外部命令/地址信號(hào)CA_EXT1以產(chǎn)生第一內(nèi)部命令/地址ICA1。在第一輸入緩沖器711中產(chǎn)生的第一內(nèi)部命令/地址ICA1可以被傳輸給第一輸出緩沖器712和第一延遲電路714。在一些實(shí)施例中，第一輸入緩沖器711可以被配置為接收各種外部信號(hào)(包括數(shù)據(jù)和數(shù)據(jù)選通信號(hào))，而非第一外部命令/地址信號(hào)CA_EXT1。

第一輸出緩沖器712可以響應(yīng)于第一內(nèi)部命令/地址ICA1而產(chǎn)生第一傳輸命令/地址CA_T1。例如，第一輸出緩沖器712可以對(duì)第一內(nèi)部命令/地址ICA1進(jìn)行緩沖以產(chǎn)生第一傳輸命令/地址CA_T1。

第二輸入緩沖器713可以響應(yīng)于產(chǎn)生在第二輸出緩沖器722中的第二傳輸命令/地址CA_T2而產(chǎn)生第二內(nèi)部命令/地址ICA2。例如，第二輸入緩沖器713可以對(duì)第二傳輸命令/地址CA_T2進(jìn)行緩沖以產(chǎn)生第二內(nèi)部命令/地址ICA2。

第一延遲電路714可以響應(yīng)于第一延遲使能信號(hào)DLY_EN1而延遲第一內(nèi)部命令/地址ICA1以產(chǎn)生第一延遲命令/地址ICAd1。例如，如果第一延遲使能信號(hào)DLY_EN1被使能，則第一延遲電路714可以延遲第一內(nèi)部命令/地址ICA1以產(chǎn)生第一延遲命令/地址ICAd1。根據(jù)實(shí)施例，第一延遲使能信號(hào)DLY_EN1可以在第一芯片71中產(chǎn)生，或者可以從外部芯片或外部設(shè)備提供。用于產(chǎn)生第一延遲命令/地址ICAd1的第一內(nèi)部命令/地址ICA1的延遲時(shí)間可以根據(jù)實(shí)施例而被設(shè)置為不同。

第一選擇器715可以響應(yīng)于第一模式選擇信號(hào)MSEL1而選擇第一延遲命令/地址ICAd1和第二內(nèi)部命令/地址ICA2中的一個(gè)以將選中的命令/地址輸出作為第一選中命令/地址CA_SEL1。例如，如果在第一選擇輸出模式中具有邏輯“低”電平的第一模式選擇信號(hào)MSEL1被輸入至第一選擇器715，則第一選擇器715可以選擇并輸出第一延遲命令/地址ICAd1作為第一選中命令/地址CA_SEL1，而如果在第二選擇輸出模式中具有邏輯“高”電平的第一模式選擇信號(hào)MSEL1被輸入至第一選擇器715，則第一選擇器715可以選擇并輸出第二內(nèi)部命令/地址ICA2作為第一選中命令/地址CA_SEL1。第一選擇輸出模式和第二選擇輸出模式中的第一模式選擇信號(hào)MSEL1的邏輯電平可以根據(jù)實(shí)施例而被設(shè)置為不同。第一模式選擇信號(hào)MSEL1可以在第一芯片71中產(chǎn)生，或者可以由外部芯片或外部設(shè)備提供。

第二選擇器716可以響應(yīng)于第一模式選擇信號(hào)MSEL1而選擇第一延遲命令/地址ICAd1和第二內(nèi)部命令/地址ICA2中的一個(gè)以輸出選中的命令/地址作為第二選中命令/地址CA_SEL2。例如，如果在第一選擇輸出模式中具有邏輯“低”電平的第一模式選擇信號(hào)MSEL1被輸入至第二選擇器716，則第二選擇器716可以選擇并輸出第二內(nèi)部命令/地址ICA2作為第二選中命令/地址CA_SEL2，而如果在第二選擇輸出模式中具有邏輯“高”電平的第一模式選擇信號(hào)MSEL1被輸入至第二選擇器716，則第二選擇器716可以選擇并輸出第一延遲命令/地址ICAd1作為第二選中命令/地址CA_SEL2。

第一鎖存器電路717可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2。第一鎖存器電路717可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一芯片71中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第一芯片71的內(nèi)部操作。

第三輸入緩沖器721可以接收第二外部命令/地址信號(hào)CA_EXT2以產(chǎn)生第三內(nèi)部命令/地址ICA3。在第三輸入緩沖器721中產(chǎn)生的第三內(nèi)部命令/地址ICA3可以被傳輸給第二輸出緩沖器722和第二延遲電路724。在一些實(shí)施例中，第三輸入緩沖器721可以被配置為接收各種外部信號(hào)(包括數(shù)據(jù)和數(shù)據(jù)選通信號(hào))，而非第二外部命令/地址信號(hào)CA_EXT2。

第二輸出緩沖器722可以響應(yīng)于第三內(nèi)部命令/地址ICA3而產(chǎn)生第二傳輸命令/地址CA_T2。例如，第二輸出緩沖器722可以對(duì)第三內(nèi)部命令/地址ICA3進(jìn)行緩沖以產(chǎn)生第二傳輸命令/地址CA_T2。

第四輸入緩沖器723可以響應(yīng)于產(chǎn)生在第一輸出緩沖器712中的第一傳輸命令/地址CA_T1而產(chǎn)生第四內(nèi)部命令/地址ICA4。例如，第四輸入緩沖器723可以對(duì)第一傳輸命令/地址CA_T1進(jìn)行緩沖以產(chǎn)生第四內(nèi)部命令/地址ICA4。

第二延遲電路724可以響應(yīng)于第二延遲使能信號(hào)DLY_EN2而延遲第三內(nèi)部命令/地址ICA3以產(chǎn)生第二延遲命令/地址ICAd2。例如，如果第二延遲使能信號(hào)DLY_EN2被使能，則第二延遲電路724可以延遲第三內(nèi)部命令/地址ICA3以產(chǎn)生第二延遲命令/地址ICAd2。根據(jù)實(shí)施例，第二延遲使能信號(hào)DLY_EN2可以在第二芯片72中產(chǎn)生，或者可以從外部芯片或外部設(shè)備提供。用于產(chǎn)生第二延遲命令/地址ICAd2的第三內(nèi)部命令/地址ICA3的延遲時(shí)間可以根據(jù)實(shí)施例而被設(shè)置為不同。

第三選擇器725可以響應(yīng)于第二模式選擇信號(hào)MSEL2而選擇第二延遲命令/地址ICAd2和第四內(nèi)部命令/地址ICA4中的一個(gè)以輸出選中的命令/地址作為第三選中命令/地址CA_SEL3。例如，如果在第一選擇輸出模式中具有邏輯“低”電平的第二模式選擇信號(hào)MSEL2被輸入至第三選擇器725，則第三選擇器725可以選擇并輸出第二延遲命令/地址ICAd2作為第三選中命令/地址CA_SEL3，而如果在第二選擇輸出模式中具有邏輯“高”電平的第二模式選擇信號(hào)MSEL2被輸入至第三選擇器725，則第三選擇器725可以選擇并輸出第四內(nèi)部命令/地址ICA4作為第三選中命令/地址CA_SEL3。第一選擇輸出模式和第二選擇輸出模式中的第二模式選擇信號(hào)MSEL2的邏輯電平可以根據(jù)實(shí)施例而被設(shè)置為不同。第二模式選擇信號(hào)MSEL2可以在第二芯片72中產(chǎn)生，或者可以由外部芯片或外部設(shè)備提供。

第四選擇器726可以響應(yīng)于第二模式選擇信號(hào)MSEL2而選擇第二延遲命令/地址ICAd2和第四內(nèi)部命令/地址ICA4中的一個(gè)以輸出選中的命令/地址作為第四選中命令/地址CA_SEL4。例如，如果在第一選擇輸出模式中具有邏輯“低”電平的第二模式選擇信號(hào)MSEL2被輸入至第四選擇器726，則第四選擇器726可以選擇并輸出第四內(nèi)部命令/地址ICA4作為第四選中命令/地址CA_SEL4，而如果在第二選擇輸出模式中具有邏輯“高”電平的第二模式選擇信號(hào)MSEL2被輸入至第四選擇器726，則第四選擇器726可以選擇并輸出第二延遲命令/地址ICAd2作為第四選中命令/地址CA_SEL4。

第二鎖存器電路727可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4。第二鎖存器電路727可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二芯片72中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第二芯片72的內(nèi)部操作。

第一芯片71和第二芯片72可以按照第一操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×4”的操作模式)或第二操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×8”的操作模式)來操作。第一芯片71中包括的第一輸入緩沖器711、第一輸出緩沖器712和第二輸入緩沖器713可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。第二芯片72中包括的第三輸入緩沖器721、第二輸出緩沖器722和第四輸入緩沖器723可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。

在下文中將描述具有前述配置的第一芯片71和第二芯片72的操作。

在第一選擇輸出模式中，由于第一模式選擇信號(hào)MSEL1具有邏輯“低”電平，因此經(jīng)由第一輸入緩沖器711和第一延遲電路714而從第一外部命令/地址信號(hào)CA_EXT1產(chǎn)生的第一延遲命令/地址ICAd1可以被選擇作為第一選中命令/地址CA_SEL1，且第一選中命令/地址CA_SEL1可以通過第一鎖存器電路717來鎖存。在第一選擇輸出模式中，經(jīng)由第三輸入緩沖器721、第二輸出緩沖器722和第四輸入緩沖器723而從第二外部命令/地址信號(hào)CA_EXT2產(chǎn)生的第二內(nèi)部命令/地址ICA2可以被選擇作為第二選中命令/地址CA_SEL2，且第二選中命令/地址CA_SEL2可以通過第一鎖存器電路717來鎖存。第一鎖存器電路717可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一芯片71中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第一芯片71的內(nèi)部操作。

在第一選擇輸出模式中，由于第二模式選擇信號(hào)MSEL2具有邏輯“低”電平，因此經(jīng)由第三輸入緩沖器721和第二延遲電路724而從第二外部命令/地址信號(hào)CA_EXT2產(chǎn)生的第二延遲命令/地址ICAd2可以被選擇作為第三選中命令/地址CA_SEL3，且第三選中命令/地址CA_SEL3可以通過第二鎖存器電路727來鎖存。在第一選擇輸出模式中，經(jīng)由第一輸入緩沖器711、第一輸出緩沖器712和第四輸入緩沖器723而從第一外部命令/地址信號(hào)CA_EXT1產(chǎn)生的第四內(nèi)部命令/地址ICA4可以被選擇作為第四選中命令/地址CA_SEL4，且第四選中命令/地址CA_SEL4可以通過第二鎖存器電路727來鎖存。第二鎖存器電路727可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二芯片72中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第二芯片72的內(nèi)部操作。

在第二選擇輸出模式中，由于第一模式選擇信號(hào)MSEL1具有邏輯“高”電平，因此第二內(nèi)部命令/地址ICA2可以被選擇作為第一選中命令/地址CA_SEL1，且第一選中命令/地址CA_SEL1可以通過第一鎖存器電路717來鎖存。在第二選擇輸出模式中，第一延遲命令/地址ICAd1可以被選擇作為第二選中命令/地址CA_SEL2，且第二選中命令/地址CA_SEL2可以通過第一鎖存器電路717來鎖存。第一鎖存器電路717可以鎖存第一選中命令/地址CA_SEL1和第二選中命令/地址CA_SEL2以選擇第一芯片71中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第一芯片71的內(nèi)部操作。

在第二選擇輸出模式中，由于第二模式選擇信號(hào)MSEL2具有邏輯“高”電平，因此第四內(nèi)部命令/地址ICA4可以被選擇作為第三選中命令/地址CA_SEL3，且第三選中命令/地址CA_SEL3可以通過第二鎖存器電路727來鎖存。在第二選擇輸出模式中，第二延遲命令/地址ICAd2可以被選擇作為第四選中命令/地址CA_SEL4，且第四選中命令/地址CA_SEL4可以通過第二鎖存器電路727來鎖存。第二鎖存器電路727可以鎖存第三選中命令/地址CA_SEL3和第四選中命令/地址CA_SEL4以選擇第二芯片72中所包括的存儲(chǔ)單元中的至少一個(gè)存儲(chǔ)單元，以及執(zhí)行第二芯片72的內(nèi)部操作。

根據(jù)以上實(shí)施例，可以將第一芯片71和第二芯片72二者都指定為主芯片。因此，第一芯片71和第二芯片72可以分別接收第一外部命令/地址信號(hào)CA_EXT1和第二外部命令/地址信號(hào)CA_EXT2以對(duì)第一芯片71和第二芯片72中所包括的存儲(chǔ)單元執(zhí)行第一芯片71和第二芯片72的內(nèi)部操作。即，第一芯片71可以直接接收第一外部命令/地址信號(hào)CA_EXT1且可以經(jīng)由第二芯片72間接接收第二外部命令/地址信號(hào)CA_EXT2來操作，而第二芯片72可以直接接收第二外部命令/地址信號(hào)CA_EXT2且可以經(jīng)由第一芯片71間接接收第一外部命令/地址信號(hào)CA_EXT1來操作。由于第一外部命令/地址信號(hào)CA_EXT1僅直接輸入至第一芯片71，而第二外部命令/地址信號(hào)CA_EXT2僅直接輸入至第二芯片72，因此可以降低第一外部命令/地址信號(hào)CA_EXT1和第二外部命令/地址信號(hào)CA_EXT2的加載時(shí)間。由于半導(dǎo)體模塊中所包括的多個(gè)芯片中的一些芯片被指定用來用作主芯片，因此可以不需要額外電路來接收第一外部命令/地址信號(hào)CA_EXT1和第二外部命令/地址信號(hào)CA_EXT2。因此，可以降低半導(dǎo)體模塊的功耗和成本。

參見圖8，圖示了使用參照?qǐng)D6而描述的第一芯片61和第二芯片62或使用參照?qǐng)D7而描述的第一芯片71和第二芯片72來實(shí)施的半導(dǎo)體模塊8。

半導(dǎo)體模塊8可以包括第一芯片至第八芯片81、82、83、84、85、86、87和88?？梢灾付ǖ谒男酒?4和第五芯片85來用作主芯片，以及可以指定第一芯片81至第三芯片83和第六芯片86至第八芯片88來用作從芯片。第四芯片84可以被實(shí)施為具有與圖6中所示的第一芯片61相同的配置，而第五芯片85可以被實(shí)施為具有與圖6中所示的第二芯片62相同的配置。可選地，第四芯片84可以被實(shí)施為具有與圖7中所示的第一芯片71相同的配置，而第五芯片85可以被實(shí)施為具有與圖7中所示的第二芯片72相同的配置。第四芯片84可以接收第一外部命令/地址信號(hào)CA_EXT1以產(chǎn)生并輸出第一傳輸命令/地址CA_T1，以及第五芯片85可以接收第二外部命令/地址信號(hào)CA_EXT2以產(chǎn)生并輸出第二傳輸命令/地址CA_T2。第四芯片84可以根據(jù)第一傳輸命令/地址CA_T1和第二傳輸命令/地址CA_T2而對(duì)第四芯片84中所包括的存儲(chǔ)單元執(zhí)行第四芯片84的內(nèi)部操作。第一芯片81至第三芯片83和第六芯片86至第八芯片88中的每個(gè)可以根據(jù)在第四芯片84和第五芯片85中產(chǎn)生的第一傳輸命令/地址CA_T1和第二傳輸命令/地址CA_T2而對(duì)包括在其中的存儲(chǔ)單元執(zhí)行其內(nèi)部操作。

參見圖9，圖示了根據(jù)一個(gè)實(shí)施例的在半導(dǎo)體模塊中采用的第一芯片91和第二芯片92。第一芯片91可以包括第一緩沖器控制信號(hào)發(fā)生電路911、第一存儲(chǔ)單元陣列912、第一并行器(deserializer)913、第一串行器(serializer)914、第一輸出緩沖器915、第二輸出緩沖器916和第一輸入緩沖器917。第二芯片92可以包括第二緩沖器控制信號(hào)發(fā)生電路921、第二存儲(chǔ)單元陣列922、第二并行器923、第二串行器924、第三輸出緩沖器925和第二輸入緩沖器926。

第一緩沖器控制信號(hào)發(fā)生電路911可以響應(yīng)于讀取信號(hào)RD、寫入信號(hào)WT、第一芯片選擇信號(hào)CS1和第二芯片選擇信號(hào)CS2而產(chǎn)生第一緩沖器控制信號(hào)BUF_CNT1、第二緩沖器控制信號(hào)BUF_CNT2、第三緩沖器控制信號(hào)BUF_CNT3和第四緩沖器控制信號(hào)BUF_CNT4。讀取信號(hào)RD可以被使能以執(zhí)行讀取操作，以及寫入信號(hào)WT可以被使能以執(zhí)行寫入操作。第一芯片選擇信號(hào)CS1可以被使能以執(zhí)行第一芯片91的內(nèi)部操作(例如，讀取操作或?qū)懭氩僮?。第二芯片選擇信號(hào)CS2可以被使能以執(zhí)行第二芯片92的內(nèi)部操作(例如，讀取操作或?qū)懭氩僮?。第一緩沖器控制信號(hào)發(fā)生電路911可以產(chǎn)生被使能以執(zhí)行第一芯片91的讀取操作的第一緩沖器控制信號(hào)BUF_CNT1和第二緩沖器控制信號(hào)BUF_CNT2。第一緩沖器控制信號(hào)發(fā)生電路911可以產(chǎn)生被使能以執(zhí)行第二芯片92的讀取操作的第二緩沖器控制信號(hào)BUF_CNT2。第一緩沖器控制信號(hào)發(fā)生電路911可以產(chǎn)生被使能以執(zhí)行第一芯片91的寫入操作的第三緩沖器控制信號(hào)BUF_CNT3。第一緩沖器控制信號(hào)發(fā)生電路911可以產(chǎn)生被使能以執(zhí)行第二芯片92的寫入操作的第四緩沖器控制信號(hào)BUF_CNT4。被使能的第一緩沖器控制信號(hào)BUF_CNT1至第四緩沖器控制信號(hào)BUF_CNT4的邏輯電平可以根據(jù)實(shí)施例而被設(shè)置為不同。

在執(zhí)行第一芯片91的寫入操作時(shí)，第一并行器913可以將第一輸入數(shù)據(jù)IN_D1儲(chǔ)存在第一存儲(chǔ)單元陣列912中。例如，第一并行器913可以將串行輸入的第一輸入數(shù)據(jù)IN_D1轉(zhuǎn)換成并行數(shù)據(jù)，以及可以將并行數(shù)據(jù)輸出給第一存儲(chǔ)單元陣列912。

在執(zhí)行第一芯片91的讀取操作時(shí)，第一串行器914可以將從第一存儲(chǔ)單元陣列912輸出的數(shù)據(jù)轉(zhuǎn)換成第一輸出數(shù)據(jù)OUT_D1。例如，第一串行器914可以將并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，以及可以將串行數(shù)據(jù)輸出作為第一輸出數(shù)據(jù)OUT_D1。

第一輸出緩沖器915可以響應(yīng)于第一緩沖器控制信號(hào)BUF_CNT1而接收第一輸出數(shù)據(jù)OUT_D1以產(chǎn)生第二輸出數(shù)據(jù)OUT_D2。例如，如果第一緩沖器控制信號(hào)BUF_CNT1被使能，則第一輸出緩沖器915可以對(duì)第一輸出數(shù)據(jù)OUT_D1進(jìn)行緩沖以產(chǎn)生第二輸出數(shù)據(jù)OUT_D2。

第二輸出緩沖器916可以響應(yīng)于第二緩沖器控制信號(hào)BUF_CNT2而將第二輸出數(shù)據(jù)OUT_D2或第一傳輸數(shù)據(jù)T_DQ1作為外部輸出數(shù)據(jù)EX_DQ2而輸出。例如，如果第二緩沖器控制信號(hào)BUF_CNT2被使能，則第二輸出緩沖器916可以對(duì)第二輸出數(shù)據(jù)OUT_D2或第一傳輸數(shù)據(jù)T_DQ1進(jìn)行緩沖以輸出緩沖的數(shù)據(jù)作為外部輸出數(shù)據(jù)EX_DQ2。在一些實(shí)施例中，第二輸出緩沖器916可以輸出數(shù)據(jù)選通信號(hào)，而非外部輸出數(shù)據(jù)EX_DQ2。

第一輸入緩沖器917可以響應(yīng)于第三緩沖器控制信號(hào)BUF_CNT3和第四緩沖器控制信號(hào)BUF_CNT4而從外部輸入數(shù)據(jù)EX_DQ1產(chǎn)生第一輸入數(shù)據(jù)IN_D1或第二傳輸數(shù)據(jù)T_DQ2。例如，如果第三緩沖器控制信號(hào)BUF_CNT3被使能，則第一輸入緩沖器917可以對(duì)外部輸入數(shù)據(jù)EX_DQ1進(jìn)行緩沖以產(chǎn)生并輸出第一輸入數(shù)據(jù)IN_D1，而如果第四緩沖器控制信號(hào)BUF_CNT4被使能，則第一輸入緩沖器917可以對(duì)外部輸入數(shù)據(jù)EX_DQ1進(jìn)行緩沖以產(chǎn)生并輸出第二傳輸數(shù)據(jù)T_DQ2。在一些實(shí)施例中，第一輸入緩沖器917可以被實(shí)施為接收數(shù)據(jù)選通信號(hào)，而非外部輸入數(shù)據(jù)EX_DQ1。

第二緩沖器控制信號(hào)發(fā)生電路921可以響應(yīng)于讀取信號(hào)RD、寫入信號(hào)WT和第二芯片選擇信號(hào)CS2而產(chǎn)生第五緩沖器控制信號(hào)BUF_CNT5和第六緩沖器控制信號(hào)BUF_CNT6。第二緩沖器控制信號(hào)發(fā)生電路921可以產(chǎn)生被使能以執(zhí)行第二芯片92的讀取操作的第五緩沖器控制信號(hào)BUF_CNT5。第二緩沖器控制信號(hào)發(fā)生電路921可以產(chǎn)生被使能以執(zhí)行第二芯片92的寫入操作的第六緩沖器控制信號(hào)BUF_CNT6。被使能的第五緩沖器控制信號(hào)BUF_CNT5和第六緩沖器控制信號(hào)BUF_CNT6的邏輯電平可以根據(jù)實(shí)施例而被設(shè)置為不同。

在執(zhí)行第二芯片92的寫入操作時(shí)，第二并行器923可以將第二輸入數(shù)據(jù)IN_D2儲(chǔ)存在第二存儲(chǔ)單元陣列922中。例如，第二并行器923可以將串行輸入的第二輸入數(shù)據(jù)IN_D2轉(zhuǎn)換成并行數(shù)據(jù)，以及可以將并行數(shù)據(jù)輸出給第二存儲(chǔ)單元陣列922。

在執(zhí)行第二芯片92的讀取操作時(shí)，第二串行器924可以將從第二存儲(chǔ)單元陣列922輸出的數(shù)據(jù)轉(zhuǎn)換成第三輸出數(shù)據(jù)OUT_D3。例如，第二串行器924可以將并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，以及可以將串行數(shù)據(jù)輸出作為第三輸出數(shù)據(jù)OUT_D3。

第三輸出緩沖器925可以響應(yīng)于第五緩沖器控制信號(hào)BUF_CNT5而接收第三輸出數(shù)據(jù)OUT_D3以產(chǎn)生第一傳輸數(shù)據(jù)T_DQ1。例如，如果第五緩沖器控制信號(hào)BUF_CNT5被使能，則第三輸出緩沖器925可以對(duì)第三輸出數(shù)據(jù)OUT_D3進(jìn)行緩沖以產(chǎn)生第一傳輸數(shù)據(jù)T_DQ1。

第二輸入緩沖器926可以響應(yīng)于第六緩沖器控制信號(hào)BUF_CNT6而從第二傳輸數(shù)據(jù)T_DQ2產(chǎn)生第二輸入數(shù)據(jù)IN_D2。例如，如果第六緩沖器控制信號(hào)BUF_CNT6被使能，則第二輸入緩沖器926可以對(duì)第二傳輸數(shù)據(jù)T_DQ2進(jìn)行緩沖以產(chǎn)生并輸出第二輸入數(shù)據(jù)IN_D2。

第一芯片91和第二芯片92可以按照第一操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×4”的操作模式)或第二操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×8”的操作模式)來操作。第一芯片91中包括的第一輸出緩沖器915、第二輸出緩沖器916和第一輸入緩沖器917可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。第二芯片92中包括的第三輸出緩沖器925和第二輸入緩沖器926可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。

在下文中將描述具有前述配置的第一芯片91和第二芯片92的操作。

在執(zhí)行第一芯片91的讀取操作時(shí)，第一緩沖器控制信號(hào)BUF_CNT1和第二緩沖器控制信號(hào)BUF_CNT2可以被使能以激活第一芯片91中所包括的第一輸出緩沖器915和第二輸出緩沖器916。因此，從第一存儲(chǔ)單元陣列912輸出的數(shù)據(jù)可以經(jīng)由第一串行器914而被轉(zhuǎn)換成與串行數(shù)據(jù)相對(duì)應(yīng)的第一輸出數(shù)據(jù)OUT_D1，以及第一輸出數(shù)據(jù)OUT_D1可以經(jīng)由第一輸出緩沖器915和第二輸出緩沖器916而被輸出作為外部輸出數(shù)據(jù)EX_DQ2。

在執(zhí)行第二芯片92的讀取操作時(shí)，第二緩沖器控制信號(hào)BUF_CNT2和第五緩沖器控制信號(hào)BUF_CNT5可以被使能以激活第一芯片91中包括的第二輸出緩沖器916和第二芯片92中包括的第三輸出緩沖器925。因此，從第二存儲(chǔ)單元陣列922輸出的數(shù)據(jù)可以經(jīng)由第二串行器924而被轉(zhuǎn)換成與串行數(shù)據(jù)相對(duì)應(yīng)的第三輸出數(shù)據(jù)OUT_D3，以及第三輸出數(shù)據(jù)OUT_D3可以經(jīng)由第二輸出緩沖器916和第三輸出緩沖器925而被輸出作為外部輸出數(shù)據(jù)EX_DQ2。

在執(zhí)行第一芯片91的寫入操作時(shí)，第三緩沖器控制信號(hào)BUF_CNT3可以被使能以激活第一芯片91中包括的第一輸入緩沖器917。因此，外部輸入數(shù)據(jù)EX_DQ1可以經(jīng)由第一輸入緩沖器917和第一并行器913而被儲(chǔ)存在第一存儲(chǔ)單元陣列912中。

在執(zhí)行第二芯片92的寫入操作時(shí)，第四緩沖器控制信號(hào)BUF_CNT4和第六緩沖器控制信號(hào)BUF_CNT6可以被使能以激活第一芯片91中包括的第一輸入緩沖器917和第二芯片92中包括的第二輸入緩沖器926。因此，外部輸入數(shù)據(jù)EX_DQ1可以經(jīng)由第一輸入緩沖器917、第二輸入緩沖器926和第二并行器923而被儲(chǔ)存在第二存儲(chǔ)單元陣列922中。

根據(jù)一個(gè)上面的實(shí)施例，可以指定第一芯片91來用作主芯片。因此，第一芯片91可以在讀取操作期間將從第一存儲(chǔ)單元陣列912輸出的數(shù)據(jù)輸出作為外部輸出數(shù)據(jù)EX_DQ2，以及可以在寫入操作期間將作為輸入數(shù)據(jù)輸入的外部輸入數(shù)據(jù)EX_DQ1儲(chǔ)存在第一存儲(chǔ)單元陣列912中?？梢灾付ǖ诙酒?2來用作從芯片。因此，第二芯片92可以在讀取操作期間將經(jīng)由第一芯片91中包括的第二輸出緩沖器916而從第二存儲(chǔ)單元陣列922輸出的數(shù)據(jù)輸出作為外部輸出數(shù)據(jù)EX_DQ2，以及可以在寫入操作期間將經(jīng)由第一芯片91中包括的第一輸入緩沖器917而作為輸入數(shù)據(jù)輸入的外部輸入數(shù)據(jù)EX_DQ1儲(chǔ)存在第二存儲(chǔ)單元陣列922中。即，半導(dǎo)體模塊中包括的全部芯片不是全都可以直接接收外部輸入數(shù)據(jù)EX_DQ1，或者不是全都可以直接輸出外部輸出數(shù)據(jù)EX_DQ2，而是僅被指定來用作主芯片的芯片可以直接接收外部輸入數(shù)據(jù)EX_DQ1且可以將外部輸入數(shù)據(jù)EX_DQ1傳輸給其他芯片。相應(yīng)地，當(dāng)外部輸入數(shù)據(jù)EX_DQ1被輸入至半導(dǎo)體模塊時(shí)，可以降低外部輸入數(shù)據(jù)EX_DQ1的加載時(shí)間。由于半導(dǎo)體模塊中包括的多個(gè)芯片中的一個(gè)芯片被指定來用作主芯片，因此可以不需要額外電路來接收外部輸入數(shù)據(jù)EX_DQ1。因此，可以降低半導(dǎo)體模塊的功耗和成本。

參見圖10，圖示了根據(jù)一個(gè)實(shí)施例的在半導(dǎo)體模塊中采用的第一芯片93和第二芯片94。第一芯片93可以包括第一緩沖器控制信號(hào)發(fā)生電路931、第一存儲(chǔ)單元陣列932、第一并行器933、第一串行器934、第一延遲電路935、第一選擇器936、第二延遲電路937、第一輸出緩沖器9311、第二輸出緩沖器9312和第一輸入緩沖器9313。第二芯片94可以包括第二緩沖器控制信號(hào)發(fā)生電路941、第二存儲(chǔ)單元陣列942、第二并行器943、第二串行器944、第三延遲電路945、第二選擇器946、第四延遲電路947、第三輸出緩沖器9411、第四輸出緩沖器9412和第二輸入緩沖器9413。

第一緩沖器控制信號(hào)發(fā)生電路931可以響應(yīng)于讀取信號(hào)RD、寫入信號(hào)WT、第一芯片選擇信號(hào)CS1和第二芯片選擇信號(hào)CS2而產(chǎn)生第一緩沖器控制信號(hào)BUF_CNT1、第二緩沖器控制信號(hào)BUF_CNT2和第一選擇控制信號(hào)SEL_CNT1。讀取信號(hào)RD可以被使能以執(zhí)行讀取操作，以及寫入信號(hào)WT可以被使能以執(zhí)行寫入操作。第一芯片選擇信號(hào)CS1可以被使能以執(zhí)行第一芯片93的內(nèi)部操作(例如，讀取操作或?qū)懭氩僮?。第二芯片選擇信號(hào)CS2可以被使能以執(zhí)行第二芯片94的內(nèi)部操作(例如，讀取操作或?qū)懭氩僮?。第一緩沖器控制信號(hào)發(fā)生電路931可以產(chǎn)生被使能以執(zhí)行第一芯片93的讀取操作的第一選擇控制信號(hào)SEL_CNT1。第一緩沖器控制信號(hào)發(fā)生電路931可以產(chǎn)生被禁止以執(zhí)行第二芯片94的讀取操作的第一選擇控制信號(hào)SEL_CNT1。第一緩沖器控制信號(hào)發(fā)生電路931可以產(chǎn)生被使能以執(zhí)行第一芯片93的寫入操作的第一緩沖器控制信號(hào)BUF_CNT1。第一緩沖器控制信號(hào)發(fā)生電路931可以產(chǎn)生被使能以執(zhí)行第二芯片94的寫入操作的第二緩沖器控制信號(hào)BUF_CNT2。被使能的第一緩沖器控制信號(hào)BUF_CNT1、第二緩沖器控制信號(hào)BUF_CNT2和第一選擇控制信號(hào)SEL_CNT1的邏輯電平可以根據(jù)實(shí)施例而被設(shè)置為不同。

在執(zhí)行第一芯片93的寫入操作時(shí)，第一并行器933可以將第二延遲數(shù)據(jù)D_d2儲(chǔ)存在第一存儲(chǔ)單元陣列932中。例如，第一并行器933可以將串行輸入的第二延遲數(shù)據(jù)D_d2轉(zhuǎn)換成并行數(shù)據(jù)，以及可以將并行數(shù)據(jù)輸出給第一存儲(chǔ)單元陣列932。

在執(zhí)行第一芯片93的讀取操作時(shí)，第一串行器934可以將從第一存儲(chǔ)單元陣列932輸出的數(shù)據(jù)轉(zhuǎn)換成第一輸出數(shù)據(jù)OUT_D1。例如，第一串行器934可以將并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，以及可以將串行數(shù)據(jù)輸出作為第一輸出數(shù)據(jù)OUT_D1。

第一延遲電路935可以響應(yīng)于第一延遲使能信號(hào)DLY_EN1而延遲第一輸出數(shù)據(jù)OUT_D1以產(chǎn)生第一延遲數(shù)據(jù)D_d1。例如，如果第一延遲使能信號(hào)DLY_EN1被使能，則第一延遲電路935可以延遲第一輸出數(shù)據(jù)OUT_D1以產(chǎn)生第一延遲數(shù)據(jù)D_d1。根據(jù)實(shí)施例，第一延遲使能信號(hào)DLY_EN1可以在第一芯片93中產(chǎn)生，或者可以從外部芯片或外部設(shè)備提供。用于產(chǎn)生第一延遲數(shù)據(jù)D_d1的第一輸出數(shù)據(jù)OUT_D1的延遲時(shí)間可以根據(jù)實(shí)施例而被設(shè)置為不同。

第一選擇器936可以響應(yīng)于第一選擇控制信號(hào)SEL_CNT1而選擇第一延遲數(shù)據(jù)D_d1和第二輸出數(shù)據(jù)OUT_D2中的一個(gè)以將選中的數(shù)據(jù)輸出作為第一選中數(shù)據(jù)OUT_SEL1。例如，在第一芯片93的讀取操作期間，如果第一選擇控制信號(hào)SEL_CNT1被使能為具有邏輯“低”電平，則第一選擇器936可以選擇并輸出第一延遲數(shù)據(jù)D_d1作為第一選中數(shù)據(jù)OUT_SEL1。在第二芯片94的讀取操作期間，如果第一選擇控制信號(hào)SEL_CNT1被禁止為具有邏輯“高”電平，則第一選擇器936可以選擇并輸出第二輸出數(shù)據(jù)OUT_D2作為第一選中數(shù)據(jù)OUT_SEL1。

第二延遲電路937可以響應(yīng)于第二延遲使能信號(hào)DLY_EN2而延遲第一輸入數(shù)據(jù)IN_D1以產(chǎn)生第二延遲數(shù)據(jù)D_d2。例如，如果第二延遲使能信號(hào)DLY_EN2被使能，則第二延遲電路937可以延遲第一輸入數(shù)據(jù)IN_D1以產(chǎn)生第二延遲數(shù)據(jù)D_d2。根據(jù)實(shí)施例，第二延遲使能信號(hào)DLY_EN2可以在第一芯片93中產(chǎn)生，或者可以從外部芯片或外部設(shè)備提供。用于產(chǎn)生第二延遲數(shù)據(jù)D_d2的第一輸入數(shù)據(jù)IN_D1的延遲時(shí)間可以根據(jù)實(shí)施例而被設(shè)置為不同。

第一輸出緩沖器9311可以對(duì)第一傳輸數(shù)據(jù)T_DQ1進(jìn)行緩沖以產(chǎn)生第二輸出數(shù)據(jù)OUT_D2。例如，第一輸出緩沖器9311可以通過對(duì)在第二芯片94的讀取操作期間產(chǎn)生的第一傳輸數(shù)據(jù)T_DQ1進(jìn)行緩沖來產(chǎn)生第二輸出數(shù)據(jù)OUT_D2。

第二輸出緩沖器9312可以對(duì)第一選中數(shù)據(jù)OUT_SEL1進(jìn)行緩沖以產(chǎn)生外部輸出數(shù)據(jù)EX_DQ2。例如，在第一芯片93或第二芯片94的讀取操作期間，第二輸出緩沖器9312可以通過對(duì)第一選中數(shù)據(jù)OUT_SEL1進(jìn)行緩沖來產(chǎn)生外部輸出數(shù)據(jù)EX_DQ2。

第一輸入緩沖器9313可以響應(yīng)于第一緩沖器控制信號(hào)BUF_CNT1和第二緩沖器控制信號(hào)BUF_CNT2而對(duì)外部輸入數(shù)據(jù)EX_DQ1進(jìn)行緩沖以輸出緩沖的外部輸入數(shù)據(jù)EX_DQ1作為第一輸入數(shù)據(jù)IN_D1或第二傳輸數(shù)據(jù)T_DQ2。例如，如果第一緩沖器控制信號(hào)BUF_CNT1在第一芯片93的寫入操作期間被使能，則第一輸入緩沖器9313可以對(duì)外部輸入數(shù)據(jù)EX_DQ1進(jìn)行緩沖以輸出緩沖的外部輸入數(shù)據(jù)EX_DQ1作為第一輸入數(shù)據(jù)IN_D1。如果第二緩沖器控制信號(hào)BUF_CNT2在第二芯片94的寫入操作期間被使能，則第一輸入緩沖器9313可以對(duì)外部輸入數(shù)據(jù)EX_DQ1進(jìn)行緩沖以輸出緩沖的外部輸入數(shù)據(jù)EX_DQ1作為第二傳輸數(shù)據(jù)T_DQ2。

第二緩沖器控制信號(hào)發(fā)生電路941可以響應(yīng)于讀取信號(hào)RD、寫入信號(hào)WT和第二芯片選擇信號(hào)CS2而產(chǎn)生第三緩沖器控制信號(hào)BUF_CNT3和第二選擇控制信號(hào)SEL_CNT2。第二緩沖器控制信號(hào)發(fā)生電路941可以產(chǎn)生被使能以執(zhí)行第二芯片94的讀取操作的第二選擇控制信號(hào)SEL_CNT2。第二緩沖器控制信號(hào)發(fā)生電路941可以產(chǎn)生被禁止以執(zhí)行第三芯片(未示出)的讀取操作的第二選擇控制信號(hào)SEL_CNT2。第二緩沖器控制信號(hào)發(fā)生電路941可以產(chǎn)生被使能以執(zhí)行第二芯片94的寫入操作的第三緩沖器控制信號(hào)BUF_CNT3。被使能的第三緩沖器控制信號(hào)BUF_CNT3和第二選擇控制信號(hào)SEL_CNT2的邏輯電平可以根據(jù)實(shí)施例而被設(shè)置為不同。

在執(zhí)行第二芯片94的寫入操作時(shí)，第二并行器943可以將第四延遲數(shù)據(jù)D_d4儲(chǔ)存在第二存儲(chǔ)單元陣列942中。例如，第二并行器943可以將串行輸入的第四延遲數(shù)據(jù)D_d4轉(zhuǎn)換成并行數(shù)據(jù)，以及可以將并行數(shù)據(jù)輸出給第二存儲(chǔ)單元陣列942。

在執(zhí)行第二芯片94的讀取操作時(shí)，第二串行器944可以將從第二存儲(chǔ)單元陣列942輸出的數(shù)據(jù)轉(zhuǎn)換成第三輸出數(shù)據(jù)OUT_D3。例如，第二串行器944可以將并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，以及可以將串行數(shù)據(jù)輸出作為第三輸出數(shù)據(jù)OUT_D3。

第三延遲電路945可以響應(yīng)于第三延遲使能信號(hào)DLY_EN3而延遲第三輸出數(shù)據(jù)OUT_D3以產(chǎn)生第三延遲數(shù)據(jù)D_d3。例如，如果第三延遲使能信號(hào)DLY_EN3被使能，則第三延遲電路945可以延遲第三輸出數(shù)據(jù)OUT_D3以產(chǎn)生第三延遲數(shù)據(jù)D_d3。根據(jù)實(shí)施例，第三延遲使能信號(hào)DLY_EN3可以在第二芯片94中產(chǎn)生，或者可以從外部芯片或外部設(shè)備提供。用于產(chǎn)生第三延遲數(shù)據(jù)D_d3的第三輸出數(shù)據(jù)OUT_D3的延遲時(shí)間可以根據(jù)實(shí)施例而被設(shè)置為不同。

第二選擇器946可以響應(yīng)于第二選擇控制信號(hào)SEL_CNT2而選擇第三延遲數(shù)據(jù)D_d3和第四輸出數(shù)據(jù)OUT_D4中的一個(gè)以將選中的數(shù)據(jù)輸出作為第二選中數(shù)據(jù)OUT_SEL2。例如，如果第二選擇控制信號(hào)SEL_CNT2在第二芯片94的讀取操作期間被使能為具有邏輯“低”電平，則第二選擇器946可以選擇并輸出第三延遲數(shù)據(jù)D_d3作為第二選中數(shù)據(jù)OUT_SEL2。如果第二選擇控制信號(hào)SEL_CNT2在第三芯片(未示出)的讀取操作期間被禁止為具有邏輯“高”電平，則第二選擇器946可以選擇并輸出第四輸出數(shù)據(jù)OUT_D4作為第二選中數(shù)據(jù)OUT_SEL2。

第四延遲電路947可以響應(yīng)于第四延遲使能信號(hào)DLY_ENT4而延遲第二輸入數(shù)據(jù)IN_D2以產(chǎn)生第四延遲數(shù)據(jù)D_d4。例如，如果第四延遲使能信號(hào)DLY_EN4被使能，則第四延遲電路947可以延遲第二輸入數(shù)據(jù)IN_D2以產(chǎn)生第四延遲數(shù)據(jù)D_d4。根據(jù)實(shí)施例，第四延遲使能信號(hào)DLY_EN4可以在第二芯片94中產(chǎn)生，或者可以從外部芯片或外部設(shè)備提供。用于產(chǎn)生第四延遲數(shù)據(jù)D_d4的第二輸入數(shù)據(jù)IN_D2的延遲時(shí)間可以根據(jù)實(shí)施例而被設(shè)置為不同。

第三輸出緩沖器9411可以對(duì)第三傳輸數(shù)據(jù)T_DQ3進(jìn)行緩沖以產(chǎn)生第四輸出數(shù)據(jù)OUT_D4。例如，第三輸出緩沖器9411可以通過對(duì)在第三芯片(未示出)的讀取操作期間產(chǎn)生的第三傳輸數(shù)據(jù)T_DQ3進(jìn)行緩沖來產(chǎn)生第四輸出數(shù)據(jù)OUT_D4。雖然圖10僅圖示了第一芯片93和第二芯片94，但可以提供三個(gè)或更多個(gè)芯片來實(shí)施半導(dǎo)體模塊。

第四輸出緩沖器9412可以對(duì)第二選中數(shù)據(jù)OUT_SEL2進(jìn)行緩沖以產(chǎn)生第一傳輸數(shù)據(jù)T_DQ1。例如，第四輸出緩沖器9412可以在第二芯片94的讀取操作期間通過對(duì)第二選中數(shù)據(jù)OUT_SEL2進(jìn)行緩沖來產(chǎn)生第一傳輸數(shù)據(jù)T_DQ1。

第二輸入緩沖器9413可以響應(yīng)于第三緩沖器控制信號(hào)BUF_CNT3而對(duì)第二傳輸數(shù)據(jù)T_DQ2進(jìn)行緩沖以輸出緩沖的第二傳輸數(shù)據(jù)T_DQ2作為第二輸入數(shù)據(jù)IN_D2。例如，第二輸入緩沖器9413可以響應(yīng)于在第二芯片94的寫入操作期間被使能的第三緩沖器控制信號(hào)BUF_CNT3而對(duì)第二傳輸數(shù)據(jù)T_DQ2進(jìn)行緩沖以輸出緩沖的第二傳輸數(shù)據(jù)T_DQ2作為第二輸入數(shù)據(jù)IN_D2。

第一芯片93和第二芯片94可以按照第一操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×4”的操作模式)或第二操作模式(對(duì)應(yīng)于具有位結(jié)構(gòu)“×8”的操作模式)來操作。第一芯片93中包括的第一輸出緩沖器9311、第二輸出緩沖器9312和第一輸入緩沖器9313可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。第二芯片94中包括的第三輸出緩沖器9411、第四輸出緩沖器9412和第二輸入緩沖器9413可以被配置為在第二操作模式中使用而在第一操作模式中不使用的數(shù)據(jù)緩沖器。

在下文中將描述具有前述配置的第一芯片93和第二芯片94的操作。

在執(zhí)行第一芯片93的讀取操作時(shí)，第一選擇控制信號(hào)SEL_CNT1可以被使能。因此，第一選擇器936可以選擇并輸出第一延遲數(shù)據(jù)D_d1作為第一選中數(shù)據(jù)OUT_SEL1。相應(yīng)地，從第一存儲(chǔ)單元陣列932輸出的數(shù)據(jù)可以經(jīng)由第一串行器934而被轉(zhuǎn)換成與串行數(shù)據(jù)相對(duì)應(yīng)的第一輸出數(shù)據(jù)OUT_D1，以及第一輸出數(shù)據(jù)OUT_D1可以經(jīng)由第一延遲電路935、第一選擇器936和第二輸出緩沖器9312而被輸出作為外部輸出數(shù)據(jù)EX_DQ2。

在執(zhí)行第二芯片94的讀取操作時(shí)，第一選擇控制信號(hào)SEL_CNT1可以被禁止，且第二選擇控制信號(hào)SEL_CNT2可以被使能。因此，第一選擇器936可以選擇并輸出第二輸出數(shù)據(jù)OUT_D2作為第一選中數(shù)據(jù)OUT_SEL1，以及第二選擇器946可以選擇并輸出第三延遲數(shù)據(jù)D_d3作為第二選中數(shù)據(jù)OUT_SEL2。相應(yīng)地，從第二存儲(chǔ)單元陣列942輸出的數(shù)據(jù)可以經(jīng)由第二串行器944而被轉(zhuǎn)換成與串行數(shù)據(jù)相對(duì)應(yīng)的第三輸出數(shù)據(jù)OUT_D3，以及第三輸出數(shù)據(jù)OUT_D3可以經(jīng)由第三延遲電路945、第二選擇器946、第四輸出緩沖器9412、第一輸出緩沖器9311、第一選擇器936和第二輸出緩沖器9312而被輸出作為外部輸出數(shù)據(jù)EX_DQ2。

在執(zhí)行第一芯片93的寫入操作時(shí)，第一緩沖器控制信號(hào)BUF_CNT1可以被使能以激活第一芯片93中包括的第一輸入緩沖器9313。因此，外部輸入數(shù)據(jù)EX_DQ1可以經(jīng)由第一輸入緩沖器9313、第二延遲電路937和第一并行器933而被儲(chǔ)存在第一存儲(chǔ)單元陣列932中。

在執(zhí)行第二芯片94的寫入操作時(shí)，第二緩沖器控制信號(hào)BUF_CNT2和第三緩沖器控制信號(hào)BUF_CNT3可以被使能以激活第一芯片93中包括的第一輸入緩沖器9313和第二芯片94中包括的第二輸入緩沖器9413。因此，外部輸入數(shù)據(jù)EX_DQ1可以經(jīng)由第一輸入緩沖器9313、第二輸入緩沖器9413、第四延遲電路947和第二并行器943而被儲(chǔ)存在第二存儲(chǔ)單元陣列942中。

根據(jù)以上實(shí)施例，可以指定第一芯片93來用作主芯片。因此，第一芯片93可以在讀取操作期間將從第一存儲(chǔ)單元陣列932輸出的數(shù)據(jù)輸出作為外部輸出數(shù)據(jù)EX_DQ2，以及可以在寫入操作期間將作為輸入數(shù)據(jù)輸入的外部輸入數(shù)據(jù)EX_DQ1儲(chǔ)存在第一存儲(chǔ)單元陣列932中。可以指定第二芯片94來用作從芯片。因此，第二芯片94可以在讀取操作期間將經(jīng)由第一芯片93中包括的第二輸出緩沖器9312而從第二存儲(chǔ)單元陣列942輸出的數(shù)據(jù)輸出作為外部輸出數(shù)據(jù)EX_DQ2，以及可以在寫入操作期間將經(jīng)由第一芯片93中包括的第一輸入緩沖器9313而作為輸入數(shù)據(jù)輸入的外部輸入數(shù)據(jù)EX_DQ1儲(chǔ)存在第二存儲(chǔ)單元陣列942中。即，半導(dǎo)體模塊中包括的全部芯片不是全都可以直接接收外部輸入數(shù)據(jù)EX_DQ1，或者不是全都可以直接輸出外部輸出數(shù)據(jù)EX_DQ2，而是僅被指定來用作主芯片的芯片可以直接接收外部輸入數(shù)據(jù)EX_DQ1，且可以將外部輸入數(shù)據(jù)EX_DQ1傳輸給其他芯片。因此，在外部輸入數(shù)據(jù)EX_DQ1被輸入至半導(dǎo)體模塊時(shí)，可以降低外部輸入數(shù)據(jù)EX_DQ1的加載時(shí)間。由于半導(dǎo)體模塊中包括的多個(gè)芯片中的一個(gè)芯片被指定來用作主芯片，因此可以不需要額外電路來接收外部輸入數(shù)據(jù)EX_DQ1。因此，可以降低半導(dǎo)體模塊的功耗和成本。

參見圖11，圖示了使用參照?qǐng)D9而描述的第一芯片91和第二芯片92或使用參照?qǐng)D10而描述的第一芯片93和第二芯片94來實(shí)施的半導(dǎo)體模塊13。此外，參見圖12，圖示了使用參照?qǐng)D9而描述的第一芯片91和第二芯片92或使用參照?qǐng)D10而描述的第一芯片93和第二芯片94來實(shí)施的半導(dǎo)體模塊14。

圖11中所示的半導(dǎo)體模塊13可以包括并排布置的第一芯片131和第二芯片132。半導(dǎo)體模塊13還可以包括并排布置的第三芯片133和第四芯片134以分別與第一芯片131和第二芯片132重疊?？梢灾付ǖ谝恍酒?31和第二芯片132來用作主芯片，以及可以指定第三芯片133和第四芯片134來用作從芯片。第一芯片131可以經(jīng)由連接至第一焊盤142的第一互連線141和第二互連線143來接收外部數(shù)據(jù)。第一芯片131和第三芯片133可以經(jīng)由連接至第二焊盤144的第三互連線145和第四互連線146來彼此傳輸數(shù)據(jù)。第二芯片132可以經(jīng)由連接至第三焊盤152的第五互連線151和第六互連線153來接收外部數(shù)據(jù)。第二芯片132和第四芯片134可以經(jīng)由連接至第四焊盤154的第七互連線155和第八互連線156來彼此傳輸數(shù)據(jù)。半導(dǎo)體模塊13可以被配置為包括并排布置的三個(gè)或更多個(gè)主芯片(包括第一芯片131和第二芯片132)以及包括并排布置的三個(gè)或更多個(gè)從芯片(包括第三芯片133和第四芯片134)。第一芯片131和第二芯片132中的每個(gè)可以被實(shí)施為具有與圖9中所示的第一芯片91或圖10中所示的第一芯片93相同的配置。第三芯片133和第四芯片134中的每個(gè)可以被實(shí)施為具有與圖9中所示的第二芯片92或圖10中所示的第二芯片94相同的配置。

圖12中所示的半導(dǎo)體模塊14可以包括襯底16、第一芯片模塊17和第二芯片模塊18。襯底16可以包括第一互連線161和第二互連線162。第一芯片模塊17可以包括第一焊盤171、第二焊盤172、第一排173和第二排174。第一焊盤171可以經(jīng)由第一互連線161來接收外部數(shù)據(jù)。第一焊盤171與第一排173可以通過第三互連線175而彼此電連接，而第二焊盤172與第一排173可以通過第四互連線176而彼此電連接。第二焊盤172與第二排174可以通過第五互連線177而彼此電連接。第一排173和第二排174中的每個(gè)可以被配置為包括圖9中所示的第一芯片91或圖10中所示的第一芯片93。第一排173與第二排174可以被實(shí)施為同時(shí)地操作。第二芯片模塊18可以包括第三焊盤181、第三排182和第四排183。第三焊盤181可以經(jīng)由第二互連線162電連接至第一芯片模塊17的第二焊盤172。第三焊盤181與第三排182可以通過第六互連線184而彼此電連接，而第三焊盤181與第四排183可以通過第七互連線185而彼此電連接。第三排182和第四排183中的每個(gè)可以被配置為包括圖9中所示的第二芯片92或圖10中所示的第二芯片94。第三排182和第四排183可以被實(shí)施為同時(shí)地操作。

參照?qǐng)D1至圖12而描述的半導(dǎo)體模塊中的至少一種可以應(yīng)用至包括存儲(chǔ)系統(tǒng)、圖形系統(tǒng)、計(jì)算系統(tǒng)、移動(dòng)系統(tǒng)等的電子系統(tǒng)。例如，如圖13中所示，根據(jù)一個(gè)實(shí)施例的電子系統(tǒng)1000可以包括數(shù)據(jù)儲(chǔ)存單元1001、存儲(chǔ)器控制器1002、緩沖存儲(chǔ)器1003和輸入/輸出(I/O)接口1004。

根據(jù)從存儲(chǔ)器控制器1002產(chǎn)生的控制信號(hào)，數(shù)據(jù)儲(chǔ)存單元1001可以儲(chǔ)存從存儲(chǔ)器控制器1002輸出的數(shù)據(jù)，或者可以讀取儲(chǔ)存的數(shù)據(jù)并輸出給存儲(chǔ)器控制器1002。數(shù)據(jù)儲(chǔ)存單元1001可以包括圖1至圖12中所示的半導(dǎo)體模塊中的至少一種。數(shù)據(jù)儲(chǔ)存單元1001可以包括即便其電源被中斷時(shí)仍能保持其儲(chǔ)存的數(shù)據(jù)的非易失性存儲(chǔ)器。非易失性存儲(chǔ)器可以為快閃存儲(chǔ)器(諸如NOR型快閃存儲(chǔ)器或NAND型快閃存儲(chǔ)器)、相變隨機(jī)存取存儲(chǔ)器(PRAM)、電阻式隨機(jī)存取存儲(chǔ)器(RRAM)、自旋轉(zhuǎn)移矩隨機(jī)存取存儲(chǔ)器(STTRAM)、磁性隨機(jī)存取存儲(chǔ)器(MRAM)等。

存儲(chǔ)器控制器1002可以經(jīng)由I/O接口1004接收從外部設(shè)備(例如，主機(jī)設(shè)備)輸出的命令，以及可以對(duì)從主機(jī)設(shè)備輸出的命令進(jìn)行解碼以控制用于將數(shù)據(jù)輸入至數(shù)據(jù)儲(chǔ)存單元1001或緩沖存儲(chǔ)器1003中的操作或用于將儲(chǔ)存在數(shù)據(jù)儲(chǔ)存單元1001或緩沖存儲(chǔ)器1003中的數(shù)據(jù)輸出的操作。雖然圖13圖示了具有單個(gè)塊的存儲(chǔ)器控制器1002，但是存儲(chǔ)器控制器1002可以包括一個(gè)用于控制數(shù)據(jù)儲(chǔ)存單元1001(由非易失性存儲(chǔ)器組成)的控制器和另一用于控制緩沖存儲(chǔ)器1003(由易失性存儲(chǔ)器組成)的控制器。

緩沖存儲(chǔ)器1003可以暫時(shí)儲(chǔ)存由存儲(chǔ)器控制器1002處理的數(shù)據(jù)。即，緩沖存儲(chǔ)器1003可以暫時(shí)儲(chǔ)存從數(shù)據(jù)儲(chǔ)存單元1001輸出的數(shù)據(jù)或要輸入至數(shù)據(jù)儲(chǔ)存單元1001的數(shù)據(jù)。緩沖存儲(chǔ)器1003可以根據(jù)控制信號(hào)而儲(chǔ)存從存儲(chǔ)器控制器1002輸出的數(shù)據(jù)。緩沖存儲(chǔ)器1003可以讀取儲(chǔ)存的數(shù)據(jù)并將其輸出給存儲(chǔ)器控制器1002。緩沖存儲(chǔ)器1003可以包括諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、移動(dòng)DRAM或靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的易失性存儲(chǔ)器。

I/O接口1004可以將存儲(chǔ)器控制器1002物理地且電連接至外部設(shè)備(即，主機(jī))。因此，存儲(chǔ)器控制器1002可以經(jīng)由I/O接口1004接收從外部設(shè)備(即，主機(jī))供應(yīng)的控制信號(hào)和數(shù)據(jù)，以及可以經(jīng)由I/O接口1004而將從存儲(chǔ)器控制器1002產(chǎn)生的數(shù)據(jù)輸出給外部設(shè)備(即，主機(jī))。即，電子系統(tǒng)1000可以經(jīng)由I/O接口1004與主機(jī)通信。I/O接口1004可以包括各種接口協(xié)議(諸如通用串行總線(USB)、多媒體卡(MMC)、外圍組件互連-快速(PCI-E)、串行連接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型計(jì)算機(jī)系統(tǒng)接口(SCSI)、增強(qiáng)型小設(shè)備接口(ESDI)和集成驅(qū)動(dòng)電路(IDE))中的任意一種。

電子系統(tǒng)1000可以用作主機(jī)的輔助儲(chǔ)存設(shè)備或外部?jī)?chǔ)存設(shè)備。電子系統(tǒng)1000可以包括固態(tài)盤(SSD)、USB存儲(chǔ)器、安全數(shù)字(SD)卡、迷你安全數(shù)字(mSD)卡、微型安全數(shù)字(微型SD)卡、安全數(shù)字大容量(SDHC)卡、記憶棒卡、智能媒體(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、緊湊型閃存(CF)卡等。