本發(fā)明涉及一種例如動(dòng)態(tài)存取存儲(chǔ)器(dynamicaccessmemory)(以下稱作dram)等半導(dǎo)體存儲(chǔ)器裝置。

背景技術(shù)：

dram具有易失性存儲(chǔ)器元件，為了保持被保存于該易失性存儲(chǔ)器元件中的數(shù)據(jù)(data)，必須進(jìn)行刷新(refresh)。此處，dram的刷新包含自動(dòng)刷新(autorefresh)與自我刷新(selfrefresh)。刷新是使比通常的讀取與寫入操作更多數(shù)的感測(cè)放大器(senseamplifier)啟動(dòng)。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：美國專利第5999471號(hào)說明書

專利文獻(xiàn)2：美國專利第7535785號(hào)說明書

專利文獻(xiàn)3：美國專利第6084811號(hào)說明書

專利文獻(xiàn)4：美國專利第5251176號(hào)說明書

專利文獻(xiàn)5：美國專利第4912678號(hào)說明書

[發(fā)明所欲解決的課題]

所述刷新的大的峰值(peak)電流會(huì)生成dram的電源總線(bus)上的不必要的噪聲(noise)，由此會(huì)對(duì)dram的刷新動(dòng)作或系統(tǒng)(system)側(cè)的動(dòng)作造成影響。為了降低刷新的峰值電流，已知有以下二種方法。

(已知例1)將dram分割為多個(gè)存儲(chǔ)單元(bank)。

(已知例2)將dram的一個(gè)存儲(chǔ)單元的感測(cè)放大器電路分割為多個(gè)群組(group)。

圖1a是表示已知例1的分割為四個(gè)存儲(chǔ)單元b0～b3的dram的結(jié)構(gòu)例的方塊圖。圖1b是表示在圖1a的dram中將四個(gè)存儲(chǔ)單元b0～b3同時(shí)啟動(dòng)時(shí)的動(dòng)作例的時(shí)序圖(timingchart)。圖1c是表示在圖1a的dram中將各存儲(chǔ)單元b0～b3的每一個(gè)啟動(dòng)時(shí)的動(dòng)作例的時(shí)序圖。

在圖1a中，dram例如被分割為四個(gè)存儲(chǔ)單元b0～b3，在各存儲(chǔ)單元b0～b3上連接有感測(cè)放大器電路sa。此處，wl0～wl3為字線(wordline)，ns0/ps0～ns3/ps3為感測(cè)放大器啟動(dòng)信號(hào)(activesignal)。如圖1b所示，在圖1a的dram中將四個(gè)存儲(chǔ)單元b0～b3同時(shí)啟動(dòng)時(shí)，在流經(jīng)電源端子vdd的電源電流idd中，在刷新時(shí)會(huì)有大的峰值電流iddp流動(dòng)。并且，在圖1a的dram中，將各存儲(chǔ)單元b0～b3的每一個(gè)啟動(dòng)時(shí)，如圖1c所示，電源電流idd降低至1/4。

然而，在此情況下，存在下述問題：無法降低各存儲(chǔ)單元b0～b3的刷新峰值電流iddp，詳細(xì)情況如后述般，無法充分保持感測(cè)放大器的感測(cè)容限(sensingmargin)。

圖2a是表示已知例2的分割為四個(gè)存儲(chǔ)單元b0～b3的dram的結(jié)構(gòu)例的方塊圖。圖2b是表示在圖2a的dram中將四個(gè)存儲(chǔ)單元b0～b3同時(shí)啟動(dòng)時(shí)的動(dòng)作例的時(shí)序圖。圖2c是表示在圖2a的dram中將感測(cè)放大器電路分割為2個(gè)群組，將各存儲(chǔ)單元b0～b3的每一個(gè)啟動(dòng)時(shí)的動(dòng)作例的時(shí)序圖。

在圖2a的已知例2中，特征在于：將dram分割為例如四個(gè)存儲(chǔ)單元b0～b3，且將連接于各存儲(chǔ)單元b0～b3的感測(cè)放大器電路分割為2個(gè)感測(cè)放大器電路群組sa、saa。在圖2a中，wl0～wl3為字線，ns0/ps0～ns3/ps3為對(duì)第1感測(cè)放大器電路群組sa的感測(cè)放大器啟動(dòng)信號(hào)，ns0a/ps0a～ns3a/ps3a為對(duì)第2感測(cè)放大器電路群組saa的感測(cè)放大器啟動(dòng)信號(hào)。

根據(jù)圖2b可明確的是，在圖2a的dram中，將四個(gè)存儲(chǔ)單元b0～b3同時(shí)啟動(dòng)時(shí)，產(chǎn)生大的峰值電流iddp。繼而，圖2c表示將感測(cè)放大器電路分割為2個(gè)群組，且將各存儲(chǔ)單元b0～b3的每一個(gè)啟動(dòng)時(shí)。在圖2c中，101表示針對(duì)存儲(chǔ)單元b0～b3的第1感測(cè)放大器電路群組sa的啟動(dòng)，102表示針對(duì)存儲(chǔ)單元b0～b3的第2感測(cè)放大器電路群組saa的啟動(dòng)。根據(jù)圖2c可明確的是，盡管可將峰值電流iddp降低至1/8，但存在無法對(duì)第2感測(cè)放大器電路群組saa保持充分的感測(cè)電壓容限的問題。

圖3a是表示圖2a的dram的詳細(xì)結(jié)構(gòu)例的電路圖。在圖3a中，dram是具備x解碼器(decoder)11、字線驅(qū)動(dòng)器(wordlinedriver)電路12、包含2個(gè)感測(cè)放大器電路群組bg0～bg1的存儲(chǔ)器區(qū)域、以及產(chǎn)生感測(cè)放大器啟動(dòng)信號(hào)ps0、ns0、ps0a、ns0a的控制電路10而構(gòu)成。在各字線wl0～ wln與各位線(bitline)bl_0(0)～bl_m(0)、bl_0(1)～bl_m(1)的交叉點(diǎn)處，連接有作為易失性存儲(chǔ)器元件的存儲(chǔ)器胞元(memorycell，又稱之為“記憶胞元”)mc。

在感測(cè)放大器電路群組bg0中，在各bl_0(0)～bl_m(0)及/bl_0(0)～/bl_m(0)的每一條上連接有感測(cè)放大器sa，多個(gè)感測(cè)放大器sa經(jīng)由數(shù)據(jù)線(dataline)dl00、dl01而連接于感測(cè)放大器鎖存(senseamplifierlatch)電路sla0。感測(cè)放大器鎖存電路sla0是具備p溝道(pchannel)金屬氧化物半導(dǎo)體(metaloxidesemiconductor，mos)晶體管(transistor)ptr0與n溝道m(xù)os晶體管ntr0而構(gòu)成，數(shù)據(jù)線dl00經(jīng)由mos晶體管ptr0而連接于電源電壓vdd，數(shù)據(jù)線dl01經(jīng)由mos晶體管ntr0而連接于接地電壓vss。來自控制電路10的感測(cè)放大器啟動(dòng)信號(hào)ps0、ns0被分別施加至mos晶體管ptr0、ntr0的各柵極(gate)。

在感測(cè)放大器電路群組bg1中，在各bl_0(1)～bl_m(1)及/bl_0(1)～/bl_m(1)的每一條上連接有感測(cè)放大器saa，多個(gè)感測(cè)放大器saa經(jīng)由數(shù)據(jù)線dl10、dl11而連接于感測(cè)放大器鎖存電路sla1。感測(cè)放大器鎖存電路sla1是具備p溝道m(xù)os晶體管ptr0a與n溝道m(xù)os晶體管ntr0a而構(gòu)成，數(shù)據(jù)線dl10經(jīng)由mos晶體管ptr0a而連接于電源電壓vdd，數(shù)據(jù)線dl11經(jīng)由mos晶體管ntr0a而連接于接地電壓vss。來自控制電路10的感測(cè)放大器啟動(dòng)信號(hào)ps0a、ns0a被分別施加至mos晶體管ptr0a、ntr0a的各柵極。

圖3b是表示用于對(duì)圖2a及圖3a的dram的第1問題進(jìn)行說明的、存儲(chǔ)單元b0的動(dòng)作例的時(shí)序圖。在圖3b中，將1個(gè)存儲(chǔ)單元分割為2個(gè)感測(cè)放大器電路群組bg0、bg1，在如圖2c般依照各存儲(chǔ)單元b0～b3來依序啟動(dòng)的情況下，必須以相對(duì)較小的電壓保持直至下個(gè)感測(cè)放大器電路群組的啟動(dòng)為止的位線電壓的不同數(shù)據(jù)間的電壓差δv，但若在位線bl、/bl中存在漏電流，則所述電壓差δv會(huì)進(jìn)一步減少而成為δvd，從而有可能導(dǎo)致dram的存儲(chǔ)器胞元mc的刷新失敗。

圖4是表示用于對(duì)圖2a及圖3a的dram的第2問題進(jìn)行說明的感測(cè)放大器電路群組bg0～bg1的動(dòng)作例的時(shí)序圖。若位線blm(0)、/blm(0)的數(shù)據(jù)與位線bl0(1)、/bl0(1)的數(shù)據(jù)為反相，則例如位線bl0(1)、/bl0(1)間的電壓差δv如圖4所示，在位線blm(0)、/blm(0)的感測(cè)時(shí)， 因來自位線blm(0)、/blm(0)的耦合(coupling)而導(dǎo)致位線bl0(1)、/bl0(1)的δv減少，由此存在位線bl0(1)、/bl0(1)的感測(cè)放大器容限變小的問題。另外，在專利文獻(xiàn)1～專利文獻(xiàn)5中亦存在同樣的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于解決以上的問題，提供一種半導(dǎo)體存儲(chǔ)器裝置，可降低dram等半導(dǎo)體存儲(chǔ)器裝置刷新時(shí)的大峰值電流iddp，并且可確保位線的感測(cè)放大器容限為規(guī)定值以上。

[解決課題的手段]

本發(fā)明的半導(dǎo)體存儲(chǔ)器裝置(或稱之為“半導(dǎo)體記憶裝置”)在多條字線與多條位線的各交叉點(diǎn)處分別具有存儲(chǔ)器胞元，且具備從來自多個(gè)存儲(chǔ)器胞元的多條數(shù)據(jù)線讀出數(shù)據(jù)的感測(cè)放大器、以及具有從多條數(shù)據(jù)線鎖存數(shù)據(jù)的第1晶體管的感測(cè)放大器鎖存電路，所述半導(dǎo)體存儲(chǔ)器裝置的特征在于，

與多條字線平行的相同列線(columnline)的多個(gè)感測(cè)放大器被分割為多個(gè)感測(cè)放大器電路群組，

經(jīng)分割的所述感測(cè)放大器電路群組還包括第2晶體管，所述第2晶體管基于從數(shù)據(jù)讀出時(shí)的字線啟動(dòng)開始延遲的鎖存信號(hào)，來鎖存讀出數(shù)據(jù)。

在所述半導(dǎo)體存儲(chǔ)器裝置中，其特征在于，經(jīng)分割的所有感測(cè)放大器電路群組的所述感測(cè)放大器藉由共用的所述鎖存信號(hào)來同時(shí)被啟動(dòng)。

而且，在所述半導(dǎo)體存儲(chǔ)器裝置中，其特征在于，所述第2晶體管的驅(qū)動(dòng)能力構(gòu)成為比所述第1晶體管的驅(qū)動(dòng)能力弱。

進(jìn)而，在所述半導(dǎo)體存儲(chǔ)器裝置中，其特征在于，

所述半導(dǎo)體存儲(chǔ)器裝置的存儲(chǔ)器區(qū)域被分割為多個(gè)存儲(chǔ)單元群組，

與多條字線平行的相同列線的多個(gè)感測(cè)放大器對(duì)應(yīng)于經(jīng)分割的每個(gè)所述存儲(chǔ)單元群組而被分割為多個(gè)感測(cè)放大器電路群組。

再進(jìn)而，在所述半導(dǎo)體存儲(chǔ)器裝置中，其特征在于，所述數(shù)據(jù)讀出時(shí)是所述存儲(chǔ)器胞元的刷新時(shí)。

再進(jìn)而，在所述半導(dǎo)體存儲(chǔ)器裝置中，其特征在于，在經(jīng)分割且彼此鄰接的所述感測(cè)放大器電路群組之間，形成有接地的虛設(shè)(dummy)位線。

(發(fā)明的效果)

因而，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器裝置，可降低刷新時(shí)的大峰值電流 iddp，并且可確保位線的感測(cè)放大器容限為規(guī)定值以上。

附圖說明

圖1a是表示已知例1的分割為四個(gè)存儲(chǔ)單元b0～b3的dram的結(jié)構(gòu)例的方塊圖。

圖1b是表示在圖1a的dram中將四個(gè)存儲(chǔ)單元b0～b3同時(shí)啟動(dòng)時(shí)的動(dòng)作例的時(shí)序圖。

圖1c是表示在圖1a的dram中將各存儲(chǔ)單元b0～b3的每一個(gè)啟動(dòng)時(shí)的動(dòng)作例的時(shí)序圖。

圖2a是表示已知例2的分割為四個(gè)存儲(chǔ)單元b0～b3的dram的結(jié)構(gòu)例的方塊圖。

圖2b是表示在圖2a的dram中將四個(gè)存儲(chǔ)單元b0～b3同時(shí)啟動(dòng)時(shí)的動(dòng)作例的時(shí)序圖。

圖2c是表示在圖2a的dram中將感測(cè)放大器電路分割為2個(gè)感測(cè)放大器電路群組，且將各存儲(chǔ)單元b0～b3的每一個(gè)啟動(dòng)時(shí)的動(dòng)作例的時(shí)序圖。

圖3a是表示圖2a的dram的詳細(xì)結(jié)構(gòu)例的電路圖。

圖3b是表示用于對(duì)圖2a及圖3a的dram的第1問題進(jìn)行說明的存儲(chǔ)單元b0的動(dòng)作例的時(shí)序圖。

圖4是表示用于對(duì)圖2a及圖3a的dram的第2問題進(jìn)行說明的感測(cè)放大器電路群組bg0～bg1的動(dòng)作例的時(shí)序圖。

圖5a是表示本發(fā)明的實(shí)施形態(tài)1的dram的結(jié)構(gòu)例的方塊圖。

圖5b是表示圖5a的dram的詳細(xì)結(jié)構(gòu)例的電路圖。

圖5c是表示圖5b的dram的動(dòng)作例的時(shí)序圖。

圖6a是表示本發(fā)明的實(shí)施形態(tài)2的dram的詳細(xì)結(jié)構(gòu)例的電路圖。

圖6b是表示圖6a的dram的動(dòng)作例的時(shí)序圖。

【符號(hào)說明】

10、10a：控制電路

11：x解碼器

12：字線驅(qū)動(dòng)器電路

13：虛設(shè)位線

101、102：?jiǎn)?dòng)

111、112、113:時(shí)間點(diǎn)

b0～b3：存儲(chǔ)單元

bg0～bg1：感測(cè)放大器電路群組

bl_0(0)～bl_m(0)、bl_0(1)～bl_m(1)、/bl_0(0)～/bl_m(0)、/bl_0(1)～/bl_m(1)、bl0(0)、/bl0(0)、bl0(1)、/bl0(1)、blm(0)、/blm(0)：位線

dl00～dl11：數(shù)據(jù)線

idd：電源電流

iddp：峰值電流

mc：存儲(chǔ)器胞元

ns0～ns3、ns0a～ns3a、ps0～ps3、ps0a～ps3a：感測(cè)放大器啟動(dòng)信號(hào)

nsa、psa：鎖存信號(hào)

ptr0、ptr0a、ntr0、ntr0a、ptra、ntra：mos晶體管

sa、saa：感測(cè)放大器

sla0、sla1、sla0a、sla1a：感測(cè)放大器鎖存電路

t：時(shí)間

vdd：電源端子(電源電壓)

vss：接地電壓

wl0～wln：字線

δv、δvd：電壓差

具體實(shí)施方式

以下，參照附圖來說明本發(fā)明的實(shí)施形態(tài)。另外，在以下的各實(shí)施形態(tài)中，對(duì)于同樣的構(gòu)成要素標(biāo)注相同的符號(hào)。

實(shí)施形態(tài)1.

圖5a是表示本發(fā)明的實(shí)施形態(tài)1的dram的結(jié)構(gòu)例的方塊圖。而且，圖5b是表示圖5a的dram的詳細(xì)結(jié)構(gòu)例的電路圖。在圖5a及圖5b中，實(shí)施形態(tài)1的dram的特征在于，與已知例的圖2a及圖3a的dram相比，以下方面不同。

(1)取代控制電路10而具備控制電路10a，該控制電路10a進(jìn)而產(chǎn)生 鎖存信號(hào)psa、nsa，該鎖存信號(hào)psa、nsa用于在數(shù)據(jù)感測(cè)的最初的規(guī)定的短時(shí)間內(nèi)鎖存數(shù)據(jù)線dl00、dl01、dl10、dl11的數(shù)據(jù)。此處，鎖存信號(hào)psa、nsa是在數(shù)據(jù)感測(cè)時(shí)的字線的啟動(dòng)時(shí)延遲規(guī)定時(shí)間后，使處于不同的感測(cè)放大器電路群組bg0、bg1內(nèi)的感測(cè)放大器同時(shí)啟動(dòng)。

(2)取代感測(cè)放大器鎖存電路sla0而具備感測(cè)放大器鎖存電路sla0a，該感測(cè)放大器鎖存電路sla0a具備：p溝道m(xù)os晶體管ptra，基于鎖存信號(hào)psa來鎖存數(shù)據(jù)線dl00的數(shù)據(jù)；以及n溝道m(xù)os晶體管ntra，基于鎖存信號(hào)nsa來鎖存數(shù)據(jù)線dl01的數(shù)據(jù)。

(3)取代感測(cè)放大器鎖存電路sla1而具備感測(cè)放大器鎖存電路sla1a，該感測(cè)放大器鎖存電路sla1a具備：p溝道m(xù)os晶體管ptra，基于鎖存信號(hào)psa來鎖存數(shù)據(jù)線dl10的數(shù)據(jù)；以及n溝道m(xù)os晶體管ntra，基于鎖存信號(hào)nsa來鎖存數(shù)據(jù)線dl11的數(shù)據(jù)。

另外，與多條字線wl0～wln平行的相同列線的多個(gè)感測(cè)放大器例如對(duì)應(yīng)于每個(gè)存儲(chǔ)單元群組b0～b3而被分割為多個(gè)感測(cè)放大器電路群組。而且，在圖5a中，僅圖示了存儲(chǔ)單元b0，但存儲(chǔ)單元b1～b3亦是同樣地構(gòu)成。

在圖5b中，本實(shí)施形態(tài)的dram是具備x解碼器11、字線驅(qū)動(dòng)器電路12、包含2個(gè)感測(cè)放大器電路群組bg0～bg1的存儲(chǔ)器區(qū)域、以及產(chǎn)生感測(cè)放大器啟動(dòng)信號(hào)ps0、ns0、ps0a、ns0a、psa、nsa的控制電路10a而構(gòu)成。在各字線wl0～wln與各位線bl_0(0)～bl_m(0)、/bl_0(0)～/bl_m(0)、bl_0(1)～bl_m(1)、/bl_0(1)、/bl_m(1)的交叉點(diǎn)處，連接有作為易失性存儲(chǔ)器元件的存儲(chǔ)器胞元mc。

在感測(cè)放大器電路群組bg0中，在各bl_0(0)～bl_m(0)及/bl_0(0)～/bl_m(0)的每一條上連接有感測(cè)放大器sa，多個(gè)感測(cè)放大器sa經(jīng)由數(shù)據(jù)線dl00、dl01而連接于感測(cè)放大器鎖存電路sla0a。感測(cè)放大器鎖存電路sla0a是具備p溝道m(xù)os晶體管ptr0、ptra以及n溝道m(xù)os晶體管ntr0、ntra而構(gòu)成，數(shù)據(jù)線dl00經(jīng)由mos晶體管ptr0、ptra而連接于電源電壓vdd，數(shù)據(jù)線dl01經(jīng)由mos晶體管ntr0、ntra而連接于接地電壓vss。來自控制電路10a的感測(cè)放大器啟動(dòng)信號(hào)ps0、ns0被分別施加至mos晶體管ptr0、ntr0的各柵極。而且，來自控制電路10a的鎖存信號(hào)psa、nsa被分別施加至mos晶體管ptra、ntra的各柵極。

在感測(cè)放大器電路群組bg1中，在各bl_0(1)～bl_m(1)及/bl_0 (1)～/bl_m(1)的每一條上連接有感測(cè)放大器saa，多個(gè)感測(cè)放大器saa經(jīng)由數(shù)據(jù)線dl10、dl11而連接于感測(cè)放大器鎖存電路sla1a。感測(cè)放大器鎖存電路sla1a是具備p溝道m(xù)os晶體管ptr0a、ptra以及n溝道m(xù)os晶體管ntr0a、ntra而構(gòu)成，數(shù)據(jù)線dl10經(jīng)由mos晶體管ptr0a、ptra而連接于電源電壓vdd，數(shù)據(jù)線dl11經(jīng)由mos晶體管ntr0a、ntra而連接于接地電壓vss。來自控制電路10a的感測(cè)放大器啟動(dòng)信號(hào)ps0a、ns0a被分別施加至mos晶體管ptr0a、ntr0a的各柵極。而且，來自控制電路10a的鎖存信號(hào)psa、nsa被分別施加至mos晶體管ptra、ntra的各柵極。

另外，感測(cè)放大器鎖存電路sla0a及sal1a的mos晶體管中，基于鎖存信號(hào)psa、nsa進(jìn)行鎖存的mos晶體管ptra、ntra的驅(qū)動(dòng)能力較佳的是構(gòu)成為，比已知例中所設(shè)的mos晶體管ptr0、ptr0a、ntr0、ntr0a的驅(qū)動(dòng)能力弱。具體而言，藉由使各晶體管的尺寸不同，從而對(duì)驅(qū)動(dòng)能力賦予差異，這是因?yàn)?，根?jù)鎖存信號(hào)psa及nsa進(jìn)移動(dòng)作的晶體管ptra、ntra是輔助性的晶體管，可降低整體的消耗電力。

圖5c是表示圖5b的dram的動(dòng)作例的時(shí)序圖。本實(shí)施形態(tài)中，例如分割為4個(gè)或4個(gè)以上的存儲(chǔ)單元群組，各存儲(chǔ)單元群組中分割為2個(gè)感測(cè)放大器電路群組。根據(jù)圖5c可明確的是，基于鎖存信號(hào)psa、nsa，分別藉由mos晶體管ptra、ntra來鎖存數(shù)據(jù)線dl00～dl11的數(shù)據(jù)，因此在數(shù)據(jù)感測(cè)的最初，可獲得比已知例大的各位線的數(shù)據(jù)間的電壓差δv(圖5c的111、112)，而且，可保持規(guī)定的電壓差δv以用于感測(cè)(圖5c的113)。

如以上所說明般，根據(jù)本實(shí)施形態(tài)，即使分割為多個(gè)感測(cè)放大器電路群組，亦不會(huì)對(duì)刷新動(dòng)作造成影響，可降低用于刷新動(dòng)作的峰值電流iddp，并且可確保位線的感測(cè)放大器容限為規(guī)定值以上。

實(shí)施形態(tài)2.

圖6a是表示本發(fā)明的實(shí)施形態(tài)2的dram的詳細(xì)結(jié)構(gòu)例的電路圖。圖6a中的特征在于：在已知例的圖3a的電路中，在鄰接的感測(cè)放大器電路群組bg0、bg1間的區(qū)域內(nèi)，追加形成有連接于接地電壓vss的虛設(shè)位線13。其他結(jié)構(gòu)與圖3a同樣。

圖6b是表示圖6a的dram的動(dòng)作例的時(shí)序圖。根據(jù)圖6b可明確的是，并沒有位線bl_m-1(0)、/bl_m-1(0)與位線bl_1(1)、/bl_1(1)之間的耦合，在數(shù)據(jù)感測(cè)的最初，可獲得比已知例大的各位線的數(shù)據(jù)間的電壓差 δv，而且，可保持規(guī)定的電壓差δv以用于感測(cè)。

以上的實(shí)施形態(tài)中，在已知例的圖3a的電路中追加了虛設(shè)位線13，但本發(fā)明并不限于此，也可在實(shí)施形態(tài)1的圖5b的電路中追加虛設(shè)位線13。藉此，具有實(shí)施形態(tài)1及實(shí)施形態(tài)2這兩者的作用效果。

本發(fā)明與專利文獻(xiàn)1～專利文獻(xiàn)5的不同點(diǎn).

(1)專利文獻(xiàn)1

專利文獻(xiàn)1中，揭示了將感測(cè)放大器分割為多個(gè)感測(cè)放大器電路群組，僅各經(jīng)分割的感測(cè)放大器電路群組藉由感測(cè)放大器啟動(dòng)信號(hào)來啟動(dòng)。然而，經(jīng)分割的感測(cè)放大器電路群組并非同時(shí)啟動(dòng)，而且，并未揭示經(jīng)分割的感測(cè)放大器電路群組間的虛設(shè)位線。

(2)專利文獻(xiàn)2

專利文獻(xiàn)2中，將感測(cè)放大器分割為多個(gè)感測(cè)放大器電路群組。僅各經(jīng)分割的感測(cè)放大器電路群組藉由感測(cè)放大器啟動(dòng)信號(hào)來啟動(dòng)。然而，經(jīng)分割的感測(cè)放大器電路群組并非同時(shí)啟動(dòng)。

(3)專利文獻(xiàn)3

專利文獻(xiàn)3中，將感測(cè)放大器分割為多個(gè)感測(cè)放大器電路群組。其中，僅將進(jìn)行讀出的感測(cè)放大器電路群組予以啟動(dòng)，以降低數(shù)據(jù)讀出電流，藉此可提高讀出容限，但自我刷新的峰值電流未變化。此處，首先，讀出數(shù)據(jù)的1個(gè)感測(cè)放大器電路群組被啟動(dòng)后，剩余的感測(cè)放大器群組被同時(shí)啟動(dòng)。

(4)專利文獻(xiàn)4

專利文獻(xiàn)4具有下述特征：相同列線的感測(cè)放大器未被分割為相同的感測(cè)放大器電路群組。

(5)專利文獻(xiàn)5

專利文獻(xiàn)5具有下述特征：相同列線的感測(cè)放大器未被分割為多個(gè)感測(cè)放大器電路群組。

[產(chǎn)業(yè)上的可利用性]

如以上所詳述般，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器裝置，可降低刷新時(shí)的大的峰值電流iddp，并且可確保位線的感測(cè)放大器容限為規(guī)定值以上。