本發(fā)明涉及電子器件，尤其是涉及例如將LPDDR4(Low Power Double Data Rate 4：低功耗雙倍數(shù)據(jù)傳輸率4)-SDRAM(Synchronous DRAM：同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)等的存儲(chǔ)設(shè)備及其控制器設(shè)備搭載于1個(gè)SiP(System in Package：系統(tǒng)級(jí)封裝)而得到的電子器件。

背景技術(shù)：

例如，專利文獻(xiàn)1～3公開了在布線基板上搭載了存儲(chǔ)設(shè)備和訪問該存儲(chǔ)設(shè)備的控制器設(shè)備的結(jié)構(gòu)。針對(duì)存儲(chǔ)設(shè)備和控制器設(shè)備之間的連接，在專利文獻(xiàn)1中是利用布線基板的L1、L2布線層進(jìn)行的，在專利文獻(xiàn)2及專利文獻(xiàn)3中是利用布線基板的L1、L3、L6布線層進(jìn)行的。另外，非專利文獻(xiàn)1公開了LPDDR4的規(guī)格。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本特開2007-213375號(hào)公報(bào)

專利文獻(xiàn)2：日本特開2009-223854號(hào)公報(bào)

專利文獻(xiàn)3：日本特開2010-123203號(hào)公報(bào)

非專利文獻(xiàn)

非專利文獻(xiàn)1：JEDEC標(biāo)準(zhǔn)JESD209-4

例如，如專利文獻(xiàn)1～3所示，在以往的電子器件中，使用布線基板的設(shè)備搭載面(L1布線層)進(jìn)行存儲(chǔ)設(shè)備和控制器設(shè)備之間的通信。在使用這種方式時(shí)，例如，通過對(duì)控制器設(shè)備的最外周的外部電極進(jìn)行分配以用于信號(hào)，能夠?qū)崿F(xiàn)布線的引出的容易化等。但是，在這樣的方式中，例如，在搭載了與0.8～1.6GHz這樣高速的時(shí)鐘信號(hào)的兩邊沿同步地進(jìn)行數(shù)據(jù)通信的LPDDR4等這樣的存儲(chǔ)設(shè)備的情況下，布線間的串?dāng)_增大，擔(dān)心難以實(shí)現(xiàn)所期望的信號(hào)品質(zhì)。

技術(shù)實(shí)現(xiàn)要素：

后述的實(shí)施方式是鑒于這樣的情況而研發(fā)的，其他課題和新的特征從本說明書的說明及附圖得以明確。

一個(gè)實(shí)施方式的電子器件具有：半導(dǎo)體存儲(chǔ)器件；針對(duì)該半導(dǎo)體存儲(chǔ)器件進(jìn)行數(shù)據(jù)的存取的半導(dǎo)體器件；以及搭載它們的布線基板。布線基板具有分別使用第一及第二布線層將半導(dǎo)體器件分別與半導(dǎo)體存儲(chǔ)器件的第一及第二數(shù)據(jù)端子電連接的第一及第二數(shù)據(jù)布線。第一布線層是比第二布線層更接近半導(dǎo)體器件的布線層，第一數(shù)據(jù)端子與第二數(shù)據(jù)端子相比與半導(dǎo)體器件之間的距離更遠(yuǎn)。

發(fā)明的效果

根據(jù)所述一實(shí)施方式，在電子器件中，能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的提高。

附圖說明

圖1的(a)是表示在本發(fā)明的實(shí)施方式1的電子器件中，其外形的概要結(jié)構(gòu)例的俯視圖，圖1的(b)是表示圖1的(a)中的A-A’間的概略的構(gòu)造例的剖視圖。

圖2是表示在圖1的(a)及圖1的(b)的電子器件中，各存儲(chǔ)設(shè)備的主要部分的概略結(jié)構(gòu)例的電路框圖。

圖3是表示在圖2的存儲(chǔ)設(shè)備中，外部端子的概略的配置結(jié)構(gòu)例的俯視圖。

圖4是表示在圖1的(a)及圖1的(b)的電子器件中，控制器設(shè)備的主要部分的概要結(jié)構(gòu)例的電路框圖。

圖5是表示在圖1的(b)的布線基板中，控制器設(shè)備周邊(區(qū)域AR1)的詳細(xì)構(gòu)造例的剖視圖。

圖6的(a)是表示圖5中的控制器設(shè)備周邊(區(qū)域AR2)的布線層L1的布局結(jié)構(gòu)例的俯視圖，圖6的(b)是簡化了圖6的(a)的結(jié)構(gòu)的示意圖。

圖7的(a)及(b)是表示在本發(fā)明的實(shí)施方式2的電子器件中，圖1的(a)及圖1的(b)的布線基板的主要部分的結(jié)構(gòu)例，圖7的(a)是表示布線層L2的結(jié)構(gòu)例的俯視圖，圖7的(b)是表示布線層L4的結(jié)構(gòu)例的俯視圖。

圖8是表示在使用了圖7的(a)及圖7的(b)的布線層的電子器件中，控制器設(shè)備和存儲(chǔ)設(shè)備之間的連接關(guān)系的一例的示意圖。

圖9是表示圖8的控制器設(shè)備中的外部端子的配置結(jié)構(gòu)例的概要圖。

圖10是表示使用了圖8的結(jié)構(gòu)的情況下的效果的一例的說明圖。

圖11的(a)是表示在本發(fā)明的實(shí)施方式3的電子器件中，圖1的(a)及圖1的(b)的布線基板中的布線層L3的主要部分的結(jié)構(gòu)例的俯視圖，圖11的(b)是用于說明圖11的(a)的效果的一例的剖視圖。

圖12的(a)是表示基于JEDEC的DDR3等的時(shí)序規(guī)定的波形圖，圖12的(b)是表示與圖12的(a)進(jìn)行對(duì)比的LPDDR4的時(shí)序的波形圖。

圖13是表示在本發(fā)明的實(shí)施方式4的電子器件中，布線基板的布線層L2中的主要部分的概要結(jié)構(gòu)例的俯視圖。

圖14的(a)及(b)是表示本發(fā)明的實(shí)施方式5的電子器件的外形的概要結(jié)構(gòu)例的俯視圖。

其中，附圖標(biāo)記說明如下：

AR 區(qū)域

BD 布線基板

BK 存儲(chǔ)器組(memory bank)

BS 總線

BUL 堆積層

CDEC 列解碼器電路

CMDLOG 命令邏輯電路

CPU 計(jì)算處理電路

CRL 芯板層

CTLDE 控制器設(shè)備(半導(dǎo)體器件)

DDRCTL DDR 控制器電路

DDRDE 存儲(chǔ)設(shè)備(半導(dǎo)體存儲(chǔ)器件)

FLSDE 快閃存儲(chǔ)設(shè)備

ICTL 輸入控制電路

IOCTL 輸入輸出控制電路

IOL IO 線

L 布線層

LN 布線

LN2_DQ、LN41_DQ～LN44_DQ 數(shù)據(jù)布線

LN41_CA～LN44_CA 控制布線

LNP 數(shù)據(jù)布線(部分布線)

MARY 存儲(chǔ)陣列

MEMU 存儲(chǔ)單元

OCTL 輸出控制電路

PERI 周邊電路

PN 外部端子

PNAR 外部端子區(qū)域

PNm_CA、PNc_CA 控制端子

PNm_DQ、PNc_DQ、DQ_Al、DQ_Au、DQ_Bl、DQ_Bu 數(shù)據(jù)端子

RDEC 行譯碼器電路

SAB 讀出放大器電路

TV 貫穿連接柱

V 連接柱

具體實(shí)施方式

在以下的實(shí)施方式中，為了方便，在有需要時(shí)，分割成多個(gè)章節(jié)或?qū)嵤┓绞竭M(jìn)行說明，但除了特別明示的情況以外，它們之間不是相互沒有關(guān)系的，一方是另一方的一部分或全部的變形例、詳細(xì)、補(bǔ)充說明等的關(guān)系。另外，在以下的實(shí)施方式中，提及要素的數(shù)等(包含個(gè)數(shù)、數(shù)值、量、范圍等)的情況下，除了特別明示的情況及原理上明確限定于特定的數(shù)的情況等以外，不限于其特定的數(shù)，可以是特定的數(shù)以上或以下。

而且，在以下的實(shí)施方式中，其構(gòu)成要素(也包含要素步驟等)除了特別明示的情況及原理上明確是必須的情況等以外，當(dāng)然不是必須的。同樣，在以下的實(shí)施方式中，提及構(gòu)成要素等的形狀、位置關(guān)系等時(shí)，除了特別明示的情況及原理上明確不是這樣的情況等以外，實(shí)質(zhì)上包含與其形狀等近似或類似的結(jié)構(gòu)等。這關(guān)于上述數(shù)值及范圍也是同樣的。

另外，構(gòu)成實(shí)施方式的各功能模塊的電路元件沒有特別限制，但根據(jù)公知的CMOS(互補(bǔ)MOS晶體管)等的集成電路技術(shù)，形成在單晶硅這樣的半導(dǎo)體襯底上。

以下，基于附圖詳細(xì)說明本發(fā)明的實(shí)施方式。此外，在用于說明實(shí)施方式的所有附圖中，同一部件原則上標(biāo)注同一附圖標(biāo)記，并省略其重復(fù)說明。

(實(shí)施方式1)

<電子器件的概要結(jié)構(gòu)>

圖1的(a)是表示在本發(fā)明的實(shí)施方式1的電子器件中，其外形的概略結(jié)構(gòu)例的俯視圖，圖1的(b)是表示圖1的(a)中的A-A’間的概要性的構(gòu)造例的剖視圖。圖1的(a)及圖1的(b)所示的電子器件具有多個(gè)(這里是4個(gè))存儲(chǔ)設(shè)備(半導(dǎo)體存儲(chǔ)器件)DDRDE1～DDRDE4、控制器設(shè)備(半導(dǎo)體器件)CTLDE以及搭載了多個(gè)存儲(chǔ)設(shè)備和控制器設(shè)備的布線基板BD。另外，在該例中，在布線基板BD上還搭載了快閃存儲(chǔ)設(shè)備FLSDE。

布線基板BD具有由邊S1、與邊S1相交的邊S2、分別與邊S1和邊S2相對(duì)的邊S3和邊S4劃出的大致正方形的形狀。沒有特別限定，但布線基板BD的一邊的長度為大致4cm。這里，存儲(chǔ)設(shè)備DDRDE1、DDRDE2、DDRDE3沿著邊S1按順序配置，并且其短邊側(cè)與邊S1并行地配置。

另外，存儲(chǔ)設(shè)備DDRDE4沿著邊S2與存儲(chǔ)設(shè)備DDRDE3并排地配置，存儲(chǔ)設(shè)備DDRDE3、DDRDE4的長邊側(cè)與邊S2并行地配置?？刂破髟O(shè)備CTLDE沿著邊S3與存儲(chǔ)設(shè)備DDRDE4并排地配置，沿著邊S4與存儲(chǔ)設(shè)備DDRDE1或存儲(chǔ)設(shè)備DDRDE2并排地配置?？刂破髟O(shè)備CTLDE的長邊側(cè)與邊S1、S3并行地配置。

多個(gè)存儲(chǔ)設(shè)備DDRDE1～DDRDE4分別由例如BGA(Ball Grid Array：球柵陣列)等的封裝構(gòu)成，具有多個(gè)外部端子PNm。在各封裝中，搭載了例如LPDDR4的存儲(chǔ)芯片(半導(dǎo)體芯片)，多個(gè)外部端子PNm成為該存儲(chǔ)芯片的外部端子?？刂破髟O(shè)備CTLDE由例如具有多個(gè)外部端子PNc的1個(gè)半導(dǎo)體芯片構(gòu)成。在該半導(dǎo)體芯片上，形成有用于訪問多個(gè)存儲(chǔ)設(shè)備DDRDE1～DDRDE4的電路或用于訪問快閃存儲(chǔ)設(shè)備FLSDE的電路等。

布線基板BD具有多個(gè)布線層。布線基板BD使用各布線層的布線LN將倒裝芯片連接在表面上的控制器設(shè)備CTLDE的外部端子PNc、和安裝在表面上的多個(gè)存儲(chǔ)設(shè)備DDRDE1～DDRDE4的外部端子PNm適當(dāng)?shù)剡B接。該布線LN包括向存儲(chǔ)設(shè)備傳遞數(shù)據(jù)的存取命令的控制布線、傳送與該命令相應(yīng)的寫入數(shù)據(jù)或讀取數(shù)據(jù)的數(shù)據(jù)布線。在為LPDDR4的情況下，控制布線代表性地采用CA(Command Address：命令地址)信號(hào)用的布線，數(shù)據(jù)布線代表性地采用DQ信號(hào)用的布線。

布線基板BD包含多個(gè)存儲(chǔ)設(shè)備DDRDE1～DDRDE4及控制器設(shè)備CTLDE而被封裝。在布線基板BD的背面上設(shè)置有作為該封裝(例如，BGA封裝)的多個(gè)外部端子PNs。像這樣，圖1的(a)及圖1的(b)所示的電子器件由多個(gè)半導(dǎo)體存儲(chǔ)器件和半導(dǎo)體器件搭載在1個(gè)封裝上而得到的SiP(System in Package)構(gòu)成。該SiP的外部端子PNs被連接在例如未圖示的母板等。

<存儲(chǔ)設(shè)備的概要結(jié)構(gòu)>

圖2是表示在圖1的(a)及圖1的(b)的電子器件中，各存儲(chǔ)設(shè)備的主要部分的概略結(jié)構(gòu)例的電路框圖。在圖2中，示出了圖1的(a)所示的多個(gè)存儲(chǔ)設(shè)備DDRDE1～DDRDE4各自所具有的1個(gè)存儲(chǔ)芯片(即1存儲(chǔ)區(qū)的量)的結(jié)構(gòu)例。圖2所示的存儲(chǔ)設(shè)備DDRDE具有構(gòu)成信道A的存儲(chǔ)單元MEMU_A、和構(gòu)成信道B的存儲(chǔ)單元MEMU_B。

該存儲(chǔ)設(shè)備DDRDE與存儲(chǔ)單元MEMU_A對(duì)應(yīng)地具有多個(gè)外部端子PNm。該多個(gè)外部端子PNm大體分為控制端子PNm_CA和數(shù)據(jù)端子PNm_DQ。控制端子PNm_CA包含CKE0_A端子、CK_t_A/CK_c_A端子、CS0_A端子及CA0_A～CA5_A端子。數(shù)據(jù)端子PNm_DQ包含DQ0_A～DQ15_A端子、DQS_t_A/DQS_c_A端子和DMI_A端子。

此外，在本說明書中，作為一般的總稱，將CKE0_A端子(或信號(hào))稱為CKE(Clock Enable：時(shí)鐘使能)端子(信號(hào))，將CK_t_A/CK_c_A端子(信號(hào))稱為CK(Clock：時(shí)鐘)端子(信號(hào))。另外，將CS0_A端子(信號(hào))稱為CS(Chip Select：片選)端子(信號(hào))，將CA0_A～CA5_A端子(信號(hào))稱為CA(Command Address)端子(信號(hào))。而且，將DQ0_A～DQ15_A端子(信號(hào))稱為DQ端子(信號(hào))，將DQS_t_A/DQS_c_A端子(信號(hào))稱為DQS(Data Strobe：數(shù)據(jù)選通)端子(信號(hào))，將DMI_A端子(信號(hào))稱為DMI(Data Mask Inversion：數(shù)據(jù)屏蔽逆向)端子(信號(hào))。

以下，關(guān)于存儲(chǔ)單元MEMU_A的內(nèi)部結(jié)構(gòu)進(jìn)行說明。存儲(chǔ)陣列MARY具有例如8個(gè)存儲(chǔ)器組BK0～BK7。各存儲(chǔ)器組具有多個(gè)字線WL、多個(gè)位線BL以及配置在多個(gè)字線WL和多個(gè)位線BL的交點(diǎn)處的存儲(chǔ)單元MC。存儲(chǔ)單元MC具有存儲(chǔ)單元晶體管TR及存儲(chǔ)容量Cs。在規(guī)定的字線WL被激活時(shí)，存儲(chǔ)單元晶體管TR作為寫入動(dòng)作為將位線BL的數(shù)據(jù)寫入存儲(chǔ)容量Cs，作為讀取動(dòng)作為將存儲(chǔ)容量Cs的數(shù)據(jù)讀出到位線BL。

命令邏輯電路CMDLOG的主要?jiǎng)幼鳛?，在CKE0_A信號(hào)使能(enable)的情況下，與CK_t_A/CK_c_A信號(hào)同步地接收CS0_A信號(hào)、CA0_A～CA5_A信號(hào)。命令邏輯電路CMDLOG基于該接收的各信號(hào)的邏輯電平的組合，來解釋向規(guī)定的存儲(chǔ)器組地址及存儲(chǔ)器地址的寫入命令或向規(guī)定的存儲(chǔ)器組地址及存儲(chǔ)器地址的讀取命令這樣的各種命令(即數(shù)據(jù)的存取命令)。

行譯碼器電路RDEC接收通過命令邏輯電路CMDLOG解釋的存儲(chǔ)器組地址及行地址，并使規(guī)定的存儲(chǔ)器組的規(guī)定的字線WL激活。讀出放大器電路SAB分別放大被讀出到規(guī)定的存儲(chǔ)器組的多個(gè)位線BL的數(shù)據(jù)。列解碼器電路CDEC接收通過命令邏輯電路CMDLOG解釋的列地址，并輸出與其相應(yīng)的選擇信號(hào)。輸入輸出控制電路IOCTL基于來自列解碼器電路CDEC的選擇信號(hào)，來確定與IO線(輸入輸出線)IOL連接的讀出放大器電路SAB。

輸出控制電路OCTL在讀取動(dòng)作時(shí)以DDR(Double Data Rate：雙倍數(shù)據(jù)傳輸率)輸出IO線IOL的數(shù)據(jù)。另外，此時(shí)，輸出控制電路OCTL輸出DQS_t_A/DQS_c_A信號(hào)和基于模式寄存器設(shè)定的DMI_A信號(hào)。輸入控制電路ICTL在寫入動(dòng)作時(shí)，與由外部端子PNm接收的DQS_t_A/DQS_c_A信號(hào)同步地，以DDR獲取由DQ0_A～DQ15_A端子接收的數(shù)據(jù)，并向IO線IOL輸出。此時(shí)，輸入控制電路ICTL基于由外部端子PNm接收的DMI_A信號(hào)，根據(jù)情況，使接收的數(shù)據(jù)取反并向IO線IOL輸出。此外，DQS端子及DMI端子實(shí)際上不是相對(duì)于2字節(jié)量而是1字節(jié)量的DQ端子設(shè)置。

存儲(chǔ)單元MEMU_B與這樣的存儲(chǔ)單元MEMU_A的結(jié)構(gòu)同樣地構(gòu)成。簡單來說，該存儲(chǔ)設(shè)備DDRDE與存儲(chǔ)單元MEMU_B對(duì)應(yīng)地具有控制端子PNm_CA及數(shù)據(jù)端子PNm_DQ?？刂贫俗覲Nm_CA包含CKE0_B端子、CK_t_B/CK_c_B端子、CS0_B端子和CA0_B～CA5_B端子。數(shù)據(jù)端子PNm_DQ包含DQ0_B～DQ15_B端子、DQS_t_B/DQS_c_B端子及DMI_B端子。存儲(chǔ)單元MEMU_B基于由CS0_B端子、CA0_B～CA5_B端子等接收的命令(數(shù)據(jù)的訪問命令)，對(duì)于存儲(chǔ)單元MEMU_B內(nèi)的存儲(chǔ)陣列，進(jìn)行數(shù)據(jù)的寫入動(dòng)作或讀取動(dòng)作。

圖3是表示在圖2的存儲(chǔ)設(shè)備中，外部端子的概略的配置結(jié)構(gòu)例的俯視圖。該配置結(jié)構(gòu)是基于LPDDR4的JEDEC規(guī)格而決定的。在圖3中，在上半部分的區(qū)域中，設(shè)置有與上述存儲(chǔ)單元MEMU_A對(duì)應(yīng)的各外部端子PNm，在下半部分的區(qū)域中，設(shè)置有與上述存儲(chǔ)單元MEMU_B對(duì)應(yīng)的各外部端子PNm。

另外，上半部分的區(qū)域還被分割成右半部分的區(qū)域和左半部分的區(qū)域，在這2個(gè)區(qū)域中分別配置有1字節(jié)量的DQ端子以及與該1字節(jié)對(duì)應(yīng)的差動(dòng)(2個(gè))的DQS端子和單個(gè)(1個(gè))的DMI端子。同樣地，下半部分的區(qū)域也被分割成右半部分的區(qū)域和左半部分的區(qū)域，在這2個(gè)區(qū)域中分別配置有1字節(jié)量的DQ端子以及與該1字節(jié)對(duì)應(yīng)的差動(dòng)(2個(gè))的DQS端子和單個(gè)(1個(gè))的DMI端子。

此外，圖3中的CS1_A端子、CS1_B端子、CKE1_A端子及CKE1_B端子成為兩存儲(chǔ)區(qū)(rank2)結(jié)構(gòu)用的端子。即，圖2所示的存儲(chǔ)設(shè)備DDRDE實(shí)際上有時(shí)也使用在封裝內(nèi)搭載了2個(gè)圖2所示的存儲(chǔ)芯片的兩存儲(chǔ)區(qū)結(jié)構(gòu)等。該情況下，該CS1_A信號(hào)、CS1_B信號(hào)、CKE1_A信號(hào)及CKE1_B信號(hào)被與存儲(chǔ)區(qū)2對(duì)應(yīng)的存儲(chǔ)芯片使用，剩余的各信號(hào)在存儲(chǔ)區(qū)1(rank1)及存儲(chǔ)區(qū)2中通用。另外，在圖3中的空白的端子中，雖然省略了圖示，但適當(dāng)?shù)嘏渲秒娫措妷?VDD1、VDD2、VDDQ)用和接地電源電壓VSS用的各外部端子PNm以及三存儲(chǔ)區(qū)(rank3)結(jié)構(gòu)和四存儲(chǔ)區(qū)(rank4)結(jié)構(gòu)用的各外部端子PNm等。

<控制器設(shè)備的概要結(jié)構(gòu)>

圖4是表示在圖1的(a)及圖1的(b)的電子器件中，控制器設(shè)備的主要部分的概略結(jié)構(gòu)例的電路框圖。圖4所示的控制器設(shè)備CTLDE成為例如由1個(gè)半導(dǎo)體芯片構(gòu)成的SoC(System on a Chip：片上系統(tǒng))，具有多個(gè)外部端子PNc、DDR控制器電路DDRCTL、計(jì)算處理電路CPU和各種周邊電路PERI1～PERIn。這些各電路通過總線BS連接。

在多個(gè)外部端子PNc中包含計(jì)算處理電路CPU用的外部端子PNc_CPU、各種周邊電路PERI1～PERIn用的外部端子PNc_PERI1～PNc_PERIn、4對(duì)控制端子PNc_CA及數(shù)據(jù)端子PNc_DQ。計(jì)算處理電路CPU一邊經(jīng)由DDR控制器電路DDRCTL訪問圖1的(a)所示的多個(gè)存儲(chǔ)設(shè)備DDRDE，一邊執(zhí)行規(guī)定的計(jì)算處理。此時(shí)，DDR控制器電路DDRCTL一邊將來自計(jì)算處理電路CPU的命令轉(zhuǎn)換成基于LPDDR4等的命令，一邊經(jīng)由4對(duì)控制端子PNc_CA及數(shù)據(jù)端子PNc_DQ分別訪問4個(gè)存儲(chǔ)設(shè)備DDRDE1～DDRDE4。

該各種周邊電路PERI1～PERIn沒有特別限定，采用控制向快閃存儲(chǔ)設(shè)備FLSDE的訪問的控制器電路、進(jìn)行串行通信的控制器電路、或控制聲音/圖像輸出的控制器電路等。計(jì)算處理電路CPU和各種周邊電路PERI1～PERIn的一部分或全部經(jīng)由外部端子PNs與母板等之間進(jìn)行通信。此外，控制器設(shè)備CTLDE不一定必須限定于這樣的SoC，只要是至少具有DDR控制器電路DDRCTL、控制端子PNc_CA及數(shù)據(jù)端子PNc_DQ的結(jié)構(gòu)即可。

<布線基板的構(gòu)造>

圖5是表示在圖1的(b)的布線基板中，控制器設(shè)備周邊(區(qū)域AR1)的詳細(xì)的構(gòu)造例的剖視圖。圖5所示的布線基板BD具有芯板層(core)CRL和分別層疊在芯板層CRL的兩面上的堆積層BUL1、BUL2。例如，堆積層BUL1、BUL2分別成為層疊了3層絕緣層的構(gòu)造，芯板層CRL成為層疊了4層絕緣層的構(gòu)造。與之相伴地，堆積層BUL1具有3層布線層L1～L3。雖然沒有特別限定，但絕緣層由環(huán)氧樹脂或聚酰亞胺等構(gòu)成，布線層由銅等構(gòu)成。

在堆積層BUL1及芯板層CRL的最上層，設(shè)置有將控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE電連接的全部信號(hào)布線。在布線層(電源布線層)L1的一部分區(qū)域中，安裝有控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE(圖5中省略)。在布線層L1中，除了該各設(shè)備的安裝區(qū)域以外的幾乎全部區(qū)域成為供給有接地電源電壓GND的接地層(ground plane)。

在布線層L2、L4中，設(shè)置有控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE之間的全部信號(hào)布線(即控制布線及數(shù)據(jù)布線)。其中，數(shù)據(jù)布線(代表性的是DQ信號(hào)的布線)大致分為針對(duì)各設(shè)備間使用布線層L2進(jìn)行電連接的數(shù)據(jù)布線(圖5的布線LN2)和使用布線層L4進(jìn)行電連接的數(shù)據(jù)布線(圖5的布線LN4)。在后者的數(shù)據(jù)布線(布線LN4)中，還包含在極小一部分區(qū)間使用了布線LN2并經(jīng)由連接柱(via)V與布線LN4連接這樣的布線。但是，該情況下，在各設(shè)備間的大部分(例如85％以上)的區(qū)間中，使用了布線層L4的數(shù)據(jù)布線(布線LN4)。另外，前者的數(shù)據(jù)布線(布線LN2)換言之是不使用布線層L4的布線。

布線層(電源布線層)L3與布線層L1同樣地，成為在幾乎全部區(qū)域都供給有接地電源電壓GND的接地層。另外，位于芯板層CRL內(nèi)部的布線層(電源布線層)L5成為在幾乎全部區(qū)域都供給有電源電壓PWR的電源層(power plane)。該電源層經(jīng)由連接柱V與控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE連接，并供給控制器設(shè)備CTLDE用的電源和存儲(chǔ)設(shè)備DDRDE用的IO電源等。另外，該電源層經(jīng)由貫穿連接柱TV與堆積層BUL2連接，并經(jīng)由堆積層BUL2與外部端子PNs連接。

像這樣，圖5的構(gòu)造成為信號(hào)布線被接地層或電源層夾持的帶狀線構(gòu)造。即，布線層L2被均為接地層的2個(gè)布線層(電源布線層)L1、L3夾持，布線層L4被成為接地層的布線層(電源布線層)L3和成為電源層的布線層L5夾持。

通過使用這樣的帶狀線構(gòu)造，與例如使用專利文獻(xiàn)2、3所示的微帶線構(gòu)造的情況相比，能夠?qū)崿F(xiàn)布線間串?dāng)_的減少等，能夠提高信號(hào)品質(zhì)。另外，由于將控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE連接的全部信號(hào)布線均設(shè)置在堆積層BUL1，所以由此也能夠提高信號(hào)品質(zhì)。即，不使用尤其可能成為使信號(hào)品質(zhì)降低的原因的芯板層CRL的貫穿連接柱TV，能夠進(jìn)行控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE之間的通信。

像這樣，通過使用圖5的構(gòu)造能夠提高信號(hào)品質(zhì)，但實(shí)際上，因各種原因而產(chǎn)生與理想的帶狀線構(gòu)造之間的乖離，與之相伴地可能發(fā)生信號(hào)品質(zhì)的降低。作為原因一而舉出因存在回流電流。例如，在圖5中，在從控制器設(shè)備CTLDE經(jīng)由布線LN2輸出了DQ信號(hào)的情況下，隨之產(chǎn)生的回流電流經(jīng)由布線層L1、L3返回控制器設(shè)備CTLDE的接地電源電壓GND用的外部端子PNc(GND)。同樣地，從控制器設(shè)備CTLDE經(jīng)由布線LN4輸出了DQ信號(hào)的情況下，隨之產(chǎn)生的回流電流經(jīng)由布線層L3、L5返回控制器設(shè)備CTLDE的外部端子PNc(GND)及電源電壓PWR用的外部端子PNc(PWR)。

例如，在圖1的(a)的情況下，與存儲(chǔ)設(shè)備DDRDE1～DDRDE4相應(yīng)地設(shè)有128位(16字節(jié))的DQ信號(hào)，與之相伴地，128位的量的回流電流返回控制器設(shè)備CTLDE。該128位的量的回流電流分別向?qū)?yīng)的DQ信號(hào)的行進(jìn)方向的相反方向流過，與之相伴地，回流電流從各個(gè)方向?qū)挿胤祷刂量刂破髟O(shè)備CTLDE。在該寬幅地返回的回流電流迂回地返回至控制器設(shè)備CTLDE的情況下或者在沒有被控制器設(shè)備CTLDE充分吸收的情況下，會(huì)發(fā)生布線間串?dāng)_的增大。因此，使用圖6的(a)及圖6的(b)的結(jié)構(gòu)為有益的。

圖6的(a)是表示圖5中的控制器設(shè)備周邊(區(qū)域AR2)的布線層L1的布局結(jié)構(gòu)例的俯視圖，圖6的(b)是簡化了圖6的(a)的結(jié)構(gòu)的示意圖。控制器設(shè)備CTLDE具有配置成網(wǎng)格狀的多個(gè)外部端子(凸塊)PNc，與其相應(yīng)地，在布線層L1中，如圖6的(a)所示地也設(shè)置有網(wǎng)格狀的凸塊圖案。這里，控制器設(shè)備CTLDE中的配置在最外周的外部端子的大部分(例如半數(shù)以上，優(yōu)選7成以上)成為接地電源電壓GND用的外部端子PNc(GND)。

與之相伴地，該外部端子PNc(GND)如圖6的(a)及圖6的(b)所示地經(jīng)由對(duì)應(yīng)的凸塊圖案而與設(shè)置在布線層L1中的接地層(L1(GND))電連接。像這樣，通過將配置在控制器設(shè)備CTLDE的最外周的外部端子的大部分作為接地電源電壓GND用的外部端子PNc(GND)，能夠?qū)⒔拥貙?L1(GND))的邊界擴(kuò)大到控制器設(shè)備CTLDE的安裝區(qū)域的內(nèi)側(cè)。而且，能夠?qū)挿刂苯舆B接控制器設(shè)備CTLDE和布線層L1的接地層(L1(GND))。

而且，這里，如圖6的(a)及圖6的(b)所示，對(duì)于與該最外周的各外部端子PNc(GND)對(duì)應(yīng)的各凸塊圖案，在該各凸塊圖案各自的極近位置處(緊鄰處，附近)，設(shè)置有電連接布線層L1和布線層L3的連接柱V13。例如，該凸塊圖案(PNc(GND))和連接柱V13之間的距離是連接柱的直徑的2倍以下。由此，能夠?qū)挿剡B接控制器設(shè)備CTLDE和布線層L3的接地層(L3(GND))。

其結(jié)果為，不使回流電流集中在特定的位置(換言之不迂回)，能夠充分返回控制器設(shè)備CTLDE。即，伴隨DQ信號(hào)的充放電電流產(chǎn)生的回流電流的大部分流過布線層L1、L3的各接地層(L1(GND)、L3(GND))。當(dāng)使用圖6的(a)及圖6的(b)的結(jié)構(gòu)時(shí)，該布線層L1、L3的回流電流均因低的接地阻抗而不集中在特定的位置，被控制器設(shè)備CTLDE充分吸收。

由此，串?dāng)_減少，在基于上述帶狀線構(gòu)造的效果以外，還能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的進(jìn)一步提高。此外，假設(shè)若回流電流返回的幅度窄，使得隨之產(chǎn)生的回流電流集中于特定的位置，則該部分會(huì)成為共同電流路徑(common current path)，成為串?dāng)_增大的原因。

以上，通過使用本實(shí)施方式1的電子器件，具有代表性地，能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的提高。

(實(shí)施方式2)

<布線基板的構(gòu)造(應(yīng)用例[1])>

圖7的(a)及圖7的(b)是表示在本發(fā)明的實(shí)施方式2的電子器件中，圖1的(a)及圖1的(b)的布線基板的主要部分的結(jié)構(gòu)例，圖7的(a)是表示布線層L2的結(jié)構(gòu)例的俯視圖，圖7的(b)是表示布線層L4的結(jié)構(gòu)例的俯視圖。如圖7的(a)所示，在布線層L2設(shè)置有包含12字節(jié)量的DQ信號(hào)用布線的數(shù)據(jù)布線LN2_DQ。另一方面，如圖7的(b)所示，在布線層L4設(shè)置有包含共計(jì)4字節(jié)量的DQ信號(hào)用布線在內(nèi)的數(shù)據(jù)布線LN41_DQ～LN44_DQ和分別與各存儲(chǔ)設(shè)備DDRDE1～DDRDE4的控制端子PNm_CA(圖2)連接的控制布線LN41_CA～LN44_CA。

這里，在上述圖5的構(gòu)造例中，布線層(電源布線層)L5成為供給有電源電壓PWR的電源層(L5(PWR))。另外，如上所述，在利用布線LN4傳送DQ信號(hào)時(shí)，回流電流流過布線層L3、L5。在布線層L5中流過的回流電流返回控制器設(shè)備CTLDE中的電源電壓PWR用的外部端子PNc(PWR)，但通常，該外部端子PNc(PWR)比接地電源電壓GND用的外部端子PNc(GND)的數(shù)量少。其結(jié)果為，就在布線層L5中流過的回流電流而言，容易發(fā)生回流電流的集中。

而且，在布線層L3、L5中流過的回流電流與在布線層L1、L3中流過的回流電流相比，經(jīng)由多個(gè)連接柱而返回控制器設(shè)備CTLDE。連接柱不會(huì)成為帶狀線構(gòu)造，另外包含較大的電感成分，因此，成為串?dāng)_增大的原因。由此，布線層L4(換言之，距離控制器設(shè)備CTLDE遠(yuǎn)的布線層)的數(shù)據(jù)布線LN41_DQ～LN44_DQ與布線層L2(距離控制器設(shè)備CTLDE近的布線層)的數(shù)據(jù)布線LN2_DQ相比，信號(hào)品質(zhì)降低。

因此，考慮將全部數(shù)據(jù)布線設(shè)置在布線層L2。但是，這么做的話，布線層L2的布線密度變得過高，布線層L4的布線密度變得過低。具體來說，如圖2及圖3所示，全部存儲(chǔ)設(shè)備DDRDE1～DDRDE4的數(shù)據(jù)布線包含128位的DQ信號(hào)和每個(gè)芯片共計(jì)12條的其他數(shù)據(jù)系統(tǒng)信號(hào)(每個(gè)字節(jié)有2個(gè)DQS信號(hào)及1個(gè)DMI信號(hào))，共有176條。

另一方面，1個(gè)存儲(chǔ)設(shè)備DDRDE的控制布線如圖2及圖3所示地包含12個(gè)CA信號(hào)、4個(gè)(前提為兩存儲(chǔ)區(qū))的CS信號(hào)、4個(gè)CK信號(hào)、2個(gè)CKE信號(hào)和未圖示的1個(gè)重置信號(hào)，共有23條。其結(jié)果為，全部存儲(chǔ)設(shè)備DDRDE1～DDRDE4的控制布線共有92條。為了將它們平衡性良好地配置在2個(gè)布線層L2、L4，最好每個(gè)布線層各配置(176+92)/2＝134條。

像這樣，當(dāng)將全部數(shù)據(jù)布線配置在布線層L2時(shí)，不僅布線密度發(fā)生偏差，還可能因布線層L2的布線密度提高，導(dǎo)致布線間串?dāng)_增大。即，將全部數(shù)據(jù)布線配置在布線層L2不一定特性就是最佳的。因此，若考慮布線平衡，優(yōu)選使用圖7的(a)及圖7的(b)所示的分配。

具體來說，布線層L2的數(shù)據(jù)布線LN2_DQ包含例如全體的3/4(96位(12字節(jié)))的DQ信號(hào)用布線和與之對(duì)應(yīng)的36條數(shù)據(jù)系統(tǒng)信號(hào)用布線。另外，布線層L4的數(shù)據(jù)布線LN41_DQ～LN44_DQ包含例如全體的1/4(32位(4字節(jié)))的DQ信號(hào)用布線和與之對(duì)應(yīng)的12條數(shù)據(jù)系統(tǒng)信號(hào)用布線，布線層L4的控制布線LN41_CA～LN44_CA包含全部92條布線。此外，控制布線與數(shù)據(jù)布線不同，不利用DDR而利用SDR動(dòng)作，因此，與數(shù)據(jù)布線相比有時(shí)序余量，串?dāng)_的影響不大。由此，使用布線層L4。

圖8是表示在使用了圖7的(a)及圖7的(b)的布線層的電子器件中，控制器設(shè)備和存儲(chǔ)設(shè)備之間的連接關(guān)系的一例的示意圖。圖9是表示圖8的控制器設(shè)備中的外部端子的配置結(jié)構(gòu)例的概要圖。如圖9所示，控制器設(shè)備CTLDE具有分別與存儲(chǔ)設(shè)備DDRDE1～DDEDE4電連接的外部端子區(qū)域PNAR1～PNAR4。外部端子區(qū)域PNAR1～PNAR4沿著控制器設(shè)備CTLDE的邊按順序連續(xù)地配置。這里，外部端子區(qū)域PNAR1～PNAR4被配置在1個(gè)長邊(與圖1的(a)的邊S1相對(duì)的邊)的整個(gè)區(qū)間和與其相交的2個(gè)短邊(與圖1的(a)的邊S2、S4分別相對(duì)的邊)的一部分區(qū)間。

外部端子區(qū)域PNAR1～PNAR4分別由沿控制器設(shè)備CTLDE的邊按順序連續(xù)地配置的3個(gè)外部端子組構(gòu)成。配置在中間的外部端子組由控制端子PNc_CA構(gòu)成，配置在其兩側(cè)的外部端子組分別由包含4字節(jié)量的DQ信號(hào)用端子的n條數(shù)據(jù)端子中的n/2條數(shù)據(jù)端子PNc_DQ構(gòu)成。在該n/2條數(shù)據(jù)端子PNc_DQ中，包含2字節(jié)量的DQ信號(hào)用端子，嚴(yán)密來說，還包含與該2字節(jié)量的DQ信號(hào)用端子對(duì)應(yīng)的DQS信號(hào)用端子及DMI信號(hào)用端子。

在圖8中，存儲(chǔ)設(shè)備DDRDE1～DDRDE4分別如圖3所示地具有與信道A對(duì)應(yīng)的上半部分的外部端子區(qū)域和與信道B對(duì)應(yīng)的下半部分的外部端子區(qū)域。在上半部分的外部端子區(qū)域中，左半部分的外部端子區(qū)域包含下位1字節(jié)量的數(shù)據(jù)端子DQ_Al，右半部分的外部端子區(qū)域包含上位1字節(jié)量的數(shù)據(jù)端子DQ_Au。同樣地，在下半部分的外部端子區(qū)域中，左半部分的外部端子區(qū)域包含下位1字節(jié)量的數(shù)據(jù)端子DQ_Bl，右半部分的外部端子區(qū)域包含上位1字節(jié)量的數(shù)據(jù)端子DQ_Bu。

在該情況下，存儲(chǔ)設(shè)備DDRDE1～DDRDE3的數(shù)據(jù)端子DQ_Al、DQ_Au、存儲(chǔ)設(shè)備DDRDE3的數(shù)據(jù)端子DQ_Bu、存儲(chǔ)設(shè)備DDRDE4的數(shù)據(jù)端子DQ_Au、DQ_Bu相對(duì)地與控制器設(shè)備CTLDE之間的距離較遠(yuǎn)(成為遠(yuǎn)端配置)。另一方面，存儲(chǔ)設(shè)備DDRDE1、DDRDE2的數(shù)據(jù)端子DQ_Bl、DQ_Bu、存儲(chǔ)設(shè)備DDRDE3的數(shù)據(jù)端子DQ_Bl、存儲(chǔ)設(shè)備DDRDE4的數(shù)據(jù)端子DQ_Al，DQ_Bl相對(duì)地與控制器設(shè)備CTLDE之間的距離較近(成為附近配置)。

一般來說，與控制器設(shè)備CTLDE之間的距離越遠(yuǎn)(即布線長度越長)，串?dāng)_等的信號(hào)品質(zhì)越下降。因此，成為上述遠(yuǎn)端配置的共計(jì)9字節(jié)量的數(shù)據(jù)端子和控制器設(shè)備CTLDE的數(shù)據(jù)端子PNc_DQ之間的數(shù)據(jù)布線采用能夠得到相對(duì)良好的信號(hào)品質(zhì)的圖7的(a)所示的布線層L2的數(shù)據(jù)布線LN2_DQ。另一方面，從成為上述附近配置的共計(jì)7字節(jié)量的數(shù)據(jù)端子中選擇4字節(jié)量，該4字節(jié)量的數(shù)據(jù)端子和控制器設(shè)備CTLDE的數(shù)據(jù)端子PNc_DQ之間的數(shù)據(jù)布線采用圖7的(b)所示的布線層L4的數(shù)據(jù)布線LN41_DQ～LN44_DQ。

在進(jìn)行該4字節(jié)量的選擇時(shí)，如圖7的(b)及圖8所示，以如下的配置方式作為條件：數(shù)據(jù)布線LN41_DQ～LN44_DQ不是2字節(jié)量連續(xù)地配置而是能夠每隔1字節(jié)地插入控制布線LN41_CA～LN44_Ca的每一個(gè)地進(jìn)行配置，在滿足該條件的情況時(shí)，只要考慮布線的容易度來決定即可。即，若集中地大量配置動(dòng)作率頻繁的數(shù)據(jù)布線，則其成為一體從而可能會(huì)產(chǎn)生很大的串?dāng)_，通過將控制布線LN41_CA～LN44_CA夾在中間，能夠減少這樣的串?dāng)_。

在圖8的例子中，作為該4字節(jié)量，選擇存儲(chǔ)設(shè)備DDRDE1的數(shù)據(jù)端子DQ_Bu、存儲(chǔ)設(shè)備DDRDE3的數(shù)據(jù)端子DQ_Bl、存儲(chǔ)設(shè)備DDRDE4的數(shù)據(jù)端子DQ_Al、DQ_Bl。成為附近配置的7字節(jié)量的數(shù)據(jù)端子中的除了該4字節(jié)量以外的剩余的3字節(jié)量采用圖7的(a)所示的布線層L2的數(shù)據(jù)布線LN2_DQ。另外，為了容易實(shí)現(xiàn)圖7的(b)及圖8所示的控制布線及數(shù)據(jù)布線的配置，使用圖9所示的控制器設(shè)備CTLDE的配置結(jié)構(gòu)為有益的。

圖10是表示使用了圖8的結(jié)構(gòu)的情況下的效果的一例的說明圖。首先，在不采用本實(shí)施方式2的方式的情況下，如圖10所示，因布線層L4導(dǎo)致串?dāng)_的最差值變大。例如，假設(shè)將圖8中的遠(yuǎn)端配置的數(shù)據(jù)布線(DDRDE1的DQ_Al等)配置在布線層L4的情況。在該情況下，該布線層L4的數(shù)據(jù)布線的串?dāng)_成為以如下方式得到的大?。涸诓蝗Q于布線層的位置而由構(gòu)造引起產(chǎn)生的成分的基礎(chǔ)上，加上取決于布線層的位置(L2或L4)的增大量和取決于布線長的增大(附近或遠(yuǎn)方)的增大量。其結(jié)果為，作為布線基板BD整體的串?dāng)_的最差值變大。

另一方面，在采用本實(shí)施方式2的方式時(shí)，布線層L2的數(shù)據(jù)布線LN2_DQ的串?dāng)_成為由布線層的構(gòu)造引起產(chǎn)生的成分加上由布線長度的增大引起的增大量得到的大小。另外，布線層L4的數(shù)據(jù)布線LN41_DQ～LN44_DQ的串?dāng)_成為由布線層的構(gòu)造引起產(chǎn)生的成分加上取決于布線層的位置的增大量得到的大小。其結(jié)果為，與不采用本實(shí)施方式2的方式的情況相比，能夠減小作為布線基板BD整體的串?dāng)_的最差值。由于作為布線基板BD整體的信號(hào)品質(zhì)是根據(jù)最差值決定的，所以通過采用本實(shí)施方式2的方式，能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的提高。

以上，通過使用本實(shí)施方式2的電子器件，具有代表性地，能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的提高。而且，通過并用實(shí)施方式1的方式，能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的進(jìn)一步提高。即，如圖6的(a)及圖6的(b)所示，將圖9所示的外部端子區(qū)域PNAR1～PNAR4中的最外周的外部端子PNc的大部分作為接地電源電壓GND用的端子即可。

(實(shí)施方式3)

<布線基板的構(gòu)造(應(yīng)用例[2])>

圖11的(a)是表示在本發(fā)明的實(shí)施方式3的電子器件中，圖1的(a)及圖1的(b)的布線基板中的布線層L3的主要部分的結(jié)構(gòu)例的俯視圖，圖11的(b)是用于說明圖11的(a)的效果的一例的剖視圖。首先，如圖11的(b)所示，存在如下情況：使用布線層L4的多個(gè)數(shù)據(jù)布線的一部分具有在布線層L2中延伸的數(shù)據(jù)布線(部分布線)LNP2(DQ)、在布線層L4中延伸的數(shù)據(jù)布線(部分布線)LNP4(DQ)、以及將該數(shù)據(jù)布線LNP2(DQ)、LNP4(DQ)電連接的連接柱V24(DQ)。

具體來說，例如為如下情況：在使用數(shù)據(jù)布線LNP2(DQ)引出控制器設(shè)備CTLDE的數(shù)據(jù)端子PNc_DQ之后，經(jīng)由連接柱V24(DQ)使其向數(shù)據(jù)布線LNP4(DQ)移行。但是，在該情況下，如實(shí)施方式1中也說明的那樣，在控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE之間的大部分的區(qū)間中，使用了數(shù)據(jù)布線LNP4(DQ)。

在圖11的(b)中，例如，在伴隨來自控制器設(shè)備CTLDE的DQ信號(hào)，信號(hào)線電流If經(jīng)由數(shù)據(jù)布線LNP2(DQ)流向連接柱V24(DQ)的情況下，與其相應(yīng)地，回流電流Ir在截面方向上與信號(hào)線電流If的路徑重合地在布線層L1、L3(即接地層)流過。同樣地，經(jīng)由連接柱V24(DQ)輸入的信號(hào)線電流If在數(shù)據(jù)布線LNP4(DQ)中流過的情況下，與其相應(yīng)地，回流電流Ir在布線層L3(詳細(xì)來說還有布線層L5)中流過。

由此，在信號(hào)線電流If經(jīng)由連接柱V24(DQ)向數(shù)據(jù)布線LNP4(DQ)流過時(shí)，在布線層L1流過的回流電流(例如電子電流)Ir失去去處，成為渦流電流。該狀態(tài)在實(shí)質(zhì)上成為使在布線層L1中流過的回流電流Ir不能充分返回控制器設(shè)備CTLDE的狀態(tài)。另外，這樣的渦流電流對(duì)其他信號(hào)造成影響，成為發(fā)生噪聲的原因。

此外，在布線層L3中流過的回流電流Ir具有連續(xù)性，能夠經(jīng)由圖6的(a)及圖6的(b)所示的連接柱V13返回控制器設(shè)備CTLDE。但是，在圖6的(a)及圖6的(b)所示的結(jié)構(gòu)中，與布線層L3相比，布線層L1的阻抗更低，因此，使布線層L1的回流電流Ir充分地返回控制器設(shè)備CTLDE很重要。

因此，如圖11的(b)所示，靠近連接柱V24(DQ)地配置電連接布線層L1和布線層L3的連接柱V13(GND)。由此，在布線層L1中流過的回流電流Ir也能夠得到連續(xù)性，能夠防止渦流電流，并且能夠使該回流電流Ir充分地返回控制器設(shè)備CTLDE。其結(jié)果為，能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的提高。

在圖11的(a)的例子中，圖11的(b)的連接柱V24(DQ)與連接布線層L2和布線層L3的連接柱V23(DQ)、以及連接布線層L3和布線層L4的連接柱V34(DQ)對(duì)應(yīng)。在布線層L3中，該連接柱V23(DQ)、連接柱V34(DQ)配置在設(shè)置于接地層的焊盤內(nèi)，在該焊盤的極近位置處(緊鄰處，附近)配置有連接柱V13(GND)。例如，連接柱V13(GND)和連接柱V24(DQ)(V23(DQ)或V34(DQ))的距離為連接柱的直徑的4倍以下等。此外，雖然沒有特別限定，但連接柱焊盤的直徑為100μm等，布線的最小線寬為25μm等。

以上，通過使用本實(shí)施方式3的電子器件，具有代表性地，能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的提高。另外，從設(shè)置這樣的連接柱V13(GND)的觀點(diǎn)出發(fā)，圖7的(b)及圖8所示的配置結(jié)構(gòu)也是有益的。即，不密集地配置數(shù)據(jù)布線LN41_DQ～LN44_DQ，分別夾著控制布線LN41_CA～LN44_CA的每一個(gè)地進(jìn)行配置，從而能夠容易地確保設(shè)置這樣的連接柱V13(GND)的空間。

(實(shí)施方式4)

<時(shí)序余量(timing margin)的改善>

在LPDDR4中，接收端波形的轉(zhuǎn)換速率(slew rate)直接影響時(shí)序余量，從而管理時(shí)序余量是重要的。圖12的(a)是表示基于JEDEC的DDR3等的時(shí)序規(guī)定的波形圖，圖12的(b)是表示與圖12的(a)對(duì)比的LPDDR4的時(shí)序的波形圖。在DDR3等中，規(guī)定了與轉(zhuǎn)換速率相關(guān)的減額(derating)，即使加快轉(zhuǎn)換速率，時(shí)序余量也不會(huì)增加。由此，在圖12的(a)中，若超過作為基準(zhǔn)的轉(zhuǎn)換速率(1V/ns等)，轉(zhuǎn)換速率在此之上也不再是重要的問題。

另一方面，在LPDDR4中，沒有與轉(zhuǎn)換速率相關(guān)的減額的規(guī)定。在該情況下，如圖12的(b)所示，根據(jù)DQ信號(hào)波形達(dá)到ViH/ViL電平的時(shí)間，來決定時(shí)序余量Δtm，因此，若波動(dòng)等固定，則轉(zhuǎn)換速率越大，時(shí)序余量Δtm就越增大。由此，在使用LPDDR4的電子器件中，即使稍微增大轉(zhuǎn)換速率也為有益的。

在本發(fā)明人等的研究中發(fā)現(xiàn)，轉(zhuǎn)換速率不僅取決于驅(qū)動(dòng)器的驅(qū)動(dòng)能力，還取決于將控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE連接的數(shù)據(jù)布線的阻抗。一般來說，最好將數(shù)據(jù)布線的阻抗設(shè)為與驅(qū)動(dòng)器的驅(qū)動(dòng)阻抗或終端電阻相同，實(shí)施阻抗匹配。但是，在實(shí)際的電子器件中，在接收端設(shè)備會(huì)因保護(hù)元件等而產(chǎn)生寄生容量。當(dāng)設(shè)布線阻抗為Z0、設(shè)接收端容量為Ct時(shí)，該寄生容量的充放電時(shí)間大致取決于“Z0×Ct”，因此減小布線阻抗是重要的。

<布線基板的構(gòu)造(應(yīng)用例[3])>

圖13是表示在本發(fā)明的實(shí)施方式4的電子器件中，布線基板的布線層L2中的主要部分的概要結(jié)構(gòu)例的俯視圖。如圖13所示，布線層L2的數(shù)據(jù)布線LN2_DQ以布線寬度W1形成在控制器設(shè)備CTLDE的附近，在除了控制器設(shè)備CTLDE附近以外的部分中，以比布線寬度W1寬的布線寬度W2形成。此外，圖13中的區(qū)域AR3與圖7的(a)所示的區(qū)域AR3對(duì)應(yīng)。

包含上述阻抗匹配在內(nèi)進(jìn)行研究的結(jié)果為，控制器設(shè)備CTLDE和存儲(chǔ)設(shè)備DDRDE之間的布線阻抗(特性阻抗)優(yōu)選設(shè)定成相對(duì)于驅(qū)動(dòng)器的驅(qū)動(dòng)阻抗及終端電阻值來說的20％左右的范圍內(nèi)低的阻抗。因此，如圖13所示，數(shù)據(jù)布線LN2_DQ在控制器設(shè)備CTLDE附近的布線混合的區(qū)域中，以最小加工尺寸(例如W1＝25μm)形成，但在存儲(chǔ)設(shè)備DDRDE附近，以例如W2＝50μm的布線寬度形成。在使用了W2＝50μm的布線寬度的情況下，相對(duì)于驅(qū)動(dòng)器的驅(qū)動(dòng)阻抗及終端電阻值為40Ω的情況，布線阻抗為37Ω。

以上，通過使用本實(shí)施方式3的電子器件，能夠使時(shí)序余量增大，其結(jié)果為，能夠?qū)崿F(xiàn)信號(hào)品質(zhì)的提高。此外，這里，將布線層L2的數(shù)據(jù)布線作為例子，但優(yōu)選同樣地也適用于布線層L4的數(shù)據(jù)布線。

(實(shí)施方式5)

<電子器件的概要結(jié)構(gòu)(變形例)>

圖14的(a)及圖14的(b)是表示在本發(fā)明的實(shí)施方式5的電子器件中，其外形的概要結(jié)構(gòu)例的俯視圖。圖14的(a)及圖14的(b)所示的電子器件與圖1的(a)的結(jié)構(gòu)例相比，布線基板中的控制器設(shè)備CTLDE及存儲(chǔ)設(shè)備DDRDE1～DDRDE4的搭載位置不同。

在圖14的(a)中，在布線基板BD1的中央附近配置有控制器設(shè)備CTLDE，以包圍控制器設(shè)備CTLDE的1個(gè)長邊和2個(gè)短邊的方式配置有4個(gè)存儲(chǔ)設(shè)備DDRDE1～DDRDE4。存儲(chǔ)設(shè)備DDRDE2、DDRDE3沿著邊S1并排配置，以長邊與邊S1并行的方式配置。存儲(chǔ)設(shè)備DDRDE1沿著邊S4與存儲(chǔ)設(shè)備DDRDE2并排配置，以長邊與邊S4并行的方式配置。存儲(chǔ)設(shè)備DDRDE4沿邊S2與存儲(chǔ)設(shè)備DDRDE3并排配置，以長邊與邊S2并行的方式配置。

另一方面，在圖14的(b)中，在布線基板BD2的邊S1這一側(cè)共配置有4個(gè)存儲(chǔ)設(shè)備DDRDE1～DDRDE4，在邊S3這一側(cè)配置有控制器設(shè)備CTLDE。存儲(chǔ)設(shè)備DDRDE2、DDRDE3沿著邊S1并排配置，以長邊與邊S1并行的方式配置。存儲(chǔ)設(shè)備DDRDE1、DDRDE4分別沿著邊S4、S2與存儲(chǔ)設(shè)備DDRDE2，DDRDE3并排配置，以長邊與邊S1并行的方式配置?？刂破髟O(shè)備CTLDE配置在邊S3的中央附近。

本實(shí)施方式的電子器件不限于圖1的(a)所示的配置結(jié)構(gòu)，也可以使用圖14的(a)及圖14的(b)所示的配置結(jié)構(gòu)。例如，在使用了圖14的(a)的結(jié)構(gòu)的情況下，控制器設(shè)備CTLDE和各存儲(chǔ)設(shè)備DDRDE1～DDRDE4之間的布線路徑不易重復(fù)，還容易實(shí)現(xiàn)布線長度的均一化。另外，能夠確保區(qū)域AR4具有空閑空間，還能夠在這里安裝其他的部件。

但是，在使用了圖14的(a)的結(jié)構(gòu)的情況下，由于控制器設(shè)備CTLDE和各存儲(chǔ)設(shè)備DDRDE1～DDRDE4之間的距離近，所以容易發(fā)生熱量的回流，散熱設(shè)計(jì)變得困難。另外，在將控制器設(shè)備CTLDE倒裝芯片連接在布線基板BD1之后，需要進(jìn)行助焊劑清洗，但此時(shí)的清洗液的水流的確?？赡茏兊美щy。即，如圖14的(a)所示，在從邊S3的方向流入清洗液的情況下，清洗液難以到達(dá)分別與邊S1、S2、S4相對(duì)的控制器設(shè)備CTLDE的各邊。

另外，在使用了圖14的(b)的結(jié)構(gòu)的情況下，由于存儲(chǔ)設(shè)備DDRDE1～DDRDE4的安裝區(qū)域和控制器設(shè)備CTLDE的安裝區(qū)域被明確地分離，所以實(shí)現(xiàn)了散熱設(shè)計(jì)的容易化。但是，由于產(chǎn)生控制器設(shè)備CTLDE和各存儲(chǔ)設(shè)備DDRDE1～DDRDE4之間的布線路徑重復(fù)的區(qū)域(圖14的(b)的區(qū)域AR5)，所以在該區(qū)域中，可能導(dǎo)致布線的復(fù)雜化和電氣特性(信號(hào)品質(zhì))的降低。另外，由于控制器設(shè)備CTLDE和邊S3的距離近，所以與圖1的(b)的外部端子PNs連接的布線的拉繞和電氣特性的確?？赡茏兊美щy。

另一方面，在使用圖1的(a)的配置結(jié)構(gòu)時(shí)，能夠?qū)崿F(xiàn)產(chǎn)生上述優(yōu)點(diǎn)并且消除了缺點(diǎn)這樣的平衡性良好的結(jié)構(gòu)。具體來說，由于控制器設(shè)備CTLDE和各存儲(chǔ)設(shè)備DDRDE1～DDRDE4之間的布線路徑不易重合，所以能夠?qū)崿F(xiàn)布線的容易化和電氣特性(信號(hào)品質(zhì))的提高。另外，散熱設(shè)計(jì)也變得容易，助焊劑清洗的水流也能夠充分地確保。而且，與圖1的(b)的外部端子PNs連接的布線的拉繞和電氣特性的確保也變得容易。從這樣的觀點(diǎn)出發(fā)，也可以使用圖14的(a)及圖14的(b)所示的配置結(jié)構(gòu)，但更優(yōu)選使用圖1的(a)的配置結(jié)構(gòu)。

以上，基于實(shí)施方式具體說明了本發(fā)明人研發(fā)的發(fā)明，但本發(fā)明不限于所述實(shí)施方式，在不脫離其主旨的范圍內(nèi)能夠進(jìn)行各種變更。例如，上述實(shí)施方式是為了易于理解本發(fā)明而詳細(xì)地進(jìn)行了說明，并不必須限定于具有所說明的全部結(jié)構(gòu)的方案。另外，能夠?qū)⒛硨?shí)施方式的結(jié)構(gòu)的一部分置換成其他實(shí)施方式的結(jié)構(gòu)，另外，還能夠?qū)⑵渌麑?shí)施方式的結(jié)構(gòu)加入某實(shí)施方式的結(jié)構(gòu)。另外，針對(duì)各實(shí)施方式的結(jié)構(gòu)的一部分，能夠進(jìn)行其他結(jié)構(gòu)的追加、刪除、置換。

例如，這里，以LPDDR4的存儲(chǔ)設(shè)備DDRDE為例，但不必須限定于此，尤其是只要是高速的存儲(chǔ)設(shè)備DDRDE，則能夠同樣地適用并得到同樣的效果。