各個(gè)實(shí)施方式總體上涉及電子設(shè)備，更具體地，涉及一種半導(dǎo)體存儲(chǔ)設(shè)備及其操作方法。

背景技術(shù)：

半導(dǎo)體存儲(chǔ)設(shè)備是利用由諸如硅(si)、鍺(ge)、砷化鎵(gaas)以及磷化銦(inp)的材料形成的半導(dǎo)體具體實(shí)現(xiàn)的存儲(chǔ)設(shè)備。半導(dǎo)體存儲(chǔ)設(shè)備分為易失性存儲(chǔ)設(shè)備和非易失性存儲(chǔ)設(shè)備。

易失性存儲(chǔ)設(shè)備在斷電時(shí)丟失存儲(chǔ)的數(shù)據(jù)。易失性存儲(chǔ)設(shè)備的示例包括靜態(tài)ram(sram)、動(dòng)態(tài)ram(dram)以及同步dram(sdram)。非易失性存儲(chǔ)設(shè)備無論通電/斷電條件均保持存儲(chǔ)的數(shù)據(jù)。非易失性存儲(chǔ)設(shè)備的示例包括只讀存儲(chǔ)器(rom)、掩碼rom(mrom)、可編程rom(prom)、可擦除可編程rom(eprom)、電可擦除可編程rom(eeprom)、閃存、相變隨機(jī)存取存儲(chǔ)器(pram)、磁性ram(mram)、電阻式ram(rram)以及鐵電ram(fram)。閃存分為nor型存儲(chǔ)器和nand型存儲(chǔ)器。

技術(shù)實(shí)現(xiàn)要素：

各個(gè)實(shí)施方式涉及具有改進(jìn)的可靠性的半導(dǎo)體存儲(chǔ)設(shè)備及其操作方法。

根據(jù)一個(gè)實(shí)施方式，一種包含多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法可包括向聯(lián)接至所述多個(gè)存儲(chǔ)單元中的所選擇的存儲(chǔ)單元的所選擇的字線施加編程電壓。該方法還包括在施加所述編程電壓時(shí)，向聯(lián)接至所選擇的存儲(chǔ)單元的位線依次施加編程許可電壓和編程禁止電壓。

根據(jù)一個(gè)實(shí)施方式，一種包含多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)設(shè)備可包括地址解碼器，所述地址解碼器被配置成向聯(lián)接至所述多個(gè)存儲(chǔ)單元中的所選擇的存儲(chǔ)單元的所選擇的字線施加編程電壓。所述半導(dǎo)體存儲(chǔ)設(shè)備還包括：讀寫電路，所述讀寫電路被配置成向聯(lián)接至所選擇的存儲(chǔ)單元的位線施加編程許可電壓或編程禁止電壓；以及控制邏輯，所述控制邏輯被配置成控制所述讀寫電路，以在施加所述編程電壓時(shí)，向聯(lián)接至所選擇的存儲(chǔ)單元的所述位線依次施加所述編程許可電壓和所述編程禁止電壓。

附圖說明

圖1是示出存儲(chǔ)系統(tǒng)的配置的框圖；

圖2是示出根據(jù)一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的框圖；

圖3是示出如圖2所示的存儲(chǔ)單元陣列結(jié)構(gòu)的圖；

圖4是示出如圖2所示的存儲(chǔ)單元陣列的另一實(shí)施方式的圖；

圖5是示出如圖2所示的存儲(chǔ)單元陣列的另一實(shí)施方式的圖；

圖6是示出根據(jù)雙重驗(yàn)證方法的編程操作的圖；

圖7是示出根據(jù)一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖；

圖8是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖；

圖9是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖；

圖10是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖；

圖11是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖；

圖12是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖；

圖13是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖；

圖14是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖；

圖15是示出包括如圖2所示的半導(dǎo)體存儲(chǔ)設(shè)備的存儲(chǔ)系統(tǒng)的框圖；

圖16是示出如圖15所示的存儲(chǔ)系統(tǒng)的應(yīng)用示例的框圖；以及

圖17是示出包括參照?qǐng)D16所述的存儲(chǔ)系統(tǒng)的計(jì)算系統(tǒng)的框圖。

具體實(shí)施方式

各個(gè)實(shí)施方式可涉及具有改進(jìn)的可靠性的半導(dǎo)體存儲(chǔ)設(shè)備及其操作方法。根據(jù)本說明書公開的概念的示例實(shí)施方式的特定結(jié)構(gòu)性或功能性描述僅用于描述根據(jù)概念的示例實(shí)施方式，并且根據(jù)概念的示例實(shí)施方式可由所述實(shí)施方式的各種形式實(shí)現(xiàn)，但是這些描述不限于本說明書中描述的示例實(shí)施方式。

可對(duì)根據(jù)概念的示例實(shí)施方式進(jìn)行各種修改和變化，使得能在附圖中示出并且在說明書中描述示例實(shí)施方式。然而，根據(jù)概念的示例實(shí)施方式不限于特定實(shí)施方式，而是包含了落入本公開的精神和技術(shù)范圍之內(nèi)的所有變化、等同物或替代物。

諸如第一或第二的術(shù)語(yǔ)可用于描述各個(gè)組件，但這些組件不被上述術(shù)語(yǔ)限制。上述術(shù)語(yǔ)用于將一個(gè)組件與另一組件區(qū)分開來，例如在不偏離根據(jù)本發(fā)明概念的范圍的前提下，可將第一組件稱為第二組件，同理可將第二組件稱為第一組件。

應(yīng)當(dāng)理解，當(dāng)描述一個(gè)元件“聯(lián)接”或“連接”至另一元件時(shí)，該元件可以直接聯(lián)接或直接連接至另一元件，或經(jīng)由第三元件聯(lián)接或連接至另一元件。與此相反，應(yīng)當(dāng)理解，當(dāng)描述一個(gè)元件“直接連接”或“直接聯(lián)接”至另一元件時(shí)，不會(huì)有其它元件介入其間。描述組件之間關(guān)系的其它表達(dá)方式，即“在……之間”和“直接在……之間”，或“相鄰”和“直接相鄰”也應(yīng)以相同方式解釋。

本說明書中使用的術(shù)語(yǔ)僅用于描述實(shí)施方式的具體示例且并不意圖限制本發(fā)明。如果在上下文中沒有明確相反的意思，則單數(shù)形式可包括復(fù)數(shù)形式。在本說明書中，應(yīng)當(dāng)理解的是，術(shù)語(yǔ)“包括”或“具有”表示存在特征、數(shù)字、步驟、操作、組件、部件或說明書中所述的特征、數(shù)字、步驟、操作、組件、部件的組合，但不排除可能事先存在或增加一個(gè)或更多個(gè)其它特征、數(shù)字、步驟、操作、組件、部分或它們的組合。

如果沒有相反定義，則本文使用的所有術(shù)語(yǔ)(包括技術(shù)或科學(xué)術(shù)語(yǔ))具有與本領(lǐng)域普通技術(shù)人員所通常理解的含義相同的含義。在通用詞典中定義的術(shù)語(yǔ)應(yīng)當(dāng)被解釋為具有與相關(guān)技術(shù)的上下文中的含義相同的含義，但如果這些術(shù)語(yǔ)在本說明書中沒有明確地定義，則不能解釋為理想的或過于形式的含義。

在一些實(shí)施方式中，對(duì)于公知的工藝、設(shè)備結(jié)構(gòu)和技術(shù)將不作詳細(xì)描述，以避免使本公開模糊不清。

以下將會(huì)通過參照附圖來解釋實(shí)施方式的示例而描述本公開。

圖1是示出存儲(chǔ)系統(tǒng)的配置的框圖。

存儲(chǔ)系統(tǒng)50可包括半導(dǎo)體存儲(chǔ)設(shè)備100和控制器200。

半導(dǎo)體存儲(chǔ)設(shè)備100可包括nand閃存、垂直nand閃存、nor閃存、電阻式隨機(jī)存取存儲(chǔ)器(rram)、相變存儲(chǔ)器(pram)、磁阻式隨機(jī)存取存儲(chǔ)器(mram)、鐵電隨機(jī)存取存儲(chǔ)器(fram)以及自旋轉(zhuǎn)移矩隨機(jī)存取存儲(chǔ)器(spintransfertorquerandomaccessmemory,stt-ram)。此外、半導(dǎo)體存儲(chǔ)設(shè)備100可具有三維陣列結(jié)構(gòu)。本公開可適用于具有包括絕緣層的電荷存儲(chǔ)層的電荷擷取閃存ctf以及具有包括浮置柵極fg的電荷存儲(chǔ)層的閃存設(shè)備。

半導(dǎo)體存儲(chǔ)設(shè)備100可包括存儲(chǔ)單元陣列110以及用于驅(qū)動(dòng)存儲(chǔ)單元陣列110的外圍電路120。存儲(chǔ)單元陣列110可包括多個(gè)非易失性存儲(chǔ)單元。

存儲(chǔ)單元陣列110可包括多個(gè)存儲(chǔ)塊。根據(jù)其用途可將多個(gè)存儲(chǔ)塊分為系統(tǒng)塊和用戶塊。

根據(jù)一個(gè)實(shí)施方式，存儲(chǔ)單元陣列110可包括內(nèi)容可尋址存儲(chǔ)(cam)區(qū)域。cam區(qū)域可包括包含在至少一個(gè)存儲(chǔ)塊中的多個(gè)存儲(chǔ)單元?？蓪?duì)半導(dǎo)體存儲(chǔ)設(shè)備100進(jìn)行操作所需的各種類型的設(shè)置信息存儲(chǔ)在cam區(qū)域中。例如，可將相對(duì)于數(shù)據(jù)輸入和輸出操作而設(shè)置的各種條件或其它信息存儲(chǔ)在cam區(qū)域中。根據(jù)一個(gè)實(shí)施方式，可將p/e循環(huán)以及缺陷列地址和缺陷塊地址的相關(guān)信息存儲(chǔ)在cam區(qū)域中。根據(jù)一個(gè)實(shí)施方式，可將半導(dǎo)體存儲(chǔ)設(shè)備100對(duì)例如編程電壓信息、讀取電壓信息、擦除電壓信息或單元的柵氧層厚度的相關(guān)信息進(jìn)行操作所需的選項(xiàng)信息存儲(chǔ)在cam區(qū)域中。根據(jù)一個(gè)實(shí)施方式，可將在編程操作期間施加到位線的電壓的相關(guān)信息存儲(chǔ)在cam區(qū)域中。

當(dāng)向半導(dǎo)體存儲(chǔ)設(shè)備100供電時(shí)，存儲(chǔ)在cam區(qū)域中的信息可由外圍電路120讀取，并且外圍電路120可控制存儲(chǔ)單元陣列110根據(jù)基于讀取的信息設(shè)置的條件而對(duì)存儲(chǔ)單元進(jìn)行數(shù)據(jù)輸入和輸出操作。

外圍電路120可響應(yīng)于控制器200的控制而進(jìn)行工作。外圍電路120可響應(yīng)于控制器200的控制而采用數(shù)據(jù)對(duì)存儲(chǔ)單元陣列110進(jìn)行編程。外圍電路120可從存儲(chǔ)單元陣列110中讀取數(shù)據(jù)以及從存儲(chǔ)單元陣列110中擦除數(shù)據(jù)。

根據(jù)各個(gè)實(shí)施方式，可以以頁(yè)為單位來進(jìn)行半導(dǎo)體存儲(chǔ)設(shè)備100的讀取操作以及編程操作?？梢砸源鎯?chǔ)塊為單位來進(jìn)行半導(dǎo)體存儲(chǔ)設(shè)備100的擦除操作。

在編程操作期間，外圍電路120可從控制器200接收指示編程操作的命令、物理塊地址pba以及寫入數(shù)據(jù)。當(dāng)物理塊地址pba選擇了單個(gè)存儲(chǔ)塊和包含在相應(yīng)的存儲(chǔ)塊中的單個(gè)頁(yè)面時(shí)，外圍電路120可采用數(shù)據(jù)對(duì)所選擇的頁(yè)面進(jìn)行編程。

在讀取操作期間，外圍電路120可從控制器200接收指示讀取操作的命令(以下稱為讀取命令)以及物理塊地址pba。外圍電路120可從由物理塊地址pba選擇的單個(gè)存儲(chǔ)塊和包含在單個(gè)存儲(chǔ)塊中的單個(gè)頁(yè)面讀取數(shù)據(jù)，并且向控制器200輸出讀取的數(shù)據(jù)(以下稱為頁(yè)面數(shù)據(jù))。

在擦除操作期間，外圍電路120可從控制器200接收指示擦除操作的命令以及物理塊地址pba。物理塊地址pba可指定單獨(dú)的存儲(chǔ)塊。外圍電路120可擦除與物理塊地址pba對(duì)應(yīng)的存儲(chǔ)塊的數(shù)據(jù)。

控制器200可控制半導(dǎo)體存儲(chǔ)設(shè)備100的一般操作?？刂破?00可響應(yīng)來自外部主機(jī)的請(qǐng)求而訪問半導(dǎo)體存儲(chǔ)設(shè)備100?？刂破?00可響應(yīng)于來自外部主機(jī)的請(qǐng)求而命令半導(dǎo)體存儲(chǔ)設(shè)備100。

根據(jù)一個(gè)實(shí)施方式，控制器200可控制半導(dǎo)體存儲(chǔ)設(shè)備100執(zhí)行編程操作、讀取操作或擦除操作。在編程操作期間，控制器200可經(jīng)由信道向半導(dǎo)體存儲(chǔ)設(shè)備100提供編程命令、地址以及數(shù)據(jù)。在讀取操作期間，控制器200可經(jīng)由信道向半導(dǎo)體存儲(chǔ)設(shè)備100提供讀取命令以及地址。在擦除操作期間，控制器200可經(jīng)由信道向半導(dǎo)體存儲(chǔ)設(shè)備100提供擦除命令以及地址。

控制器200可包括隨機(jī)存取存儲(chǔ)器(ram)210、存儲(chǔ)控制單元220和誤差校正電路230。

ram210可響應(yīng)于存儲(chǔ)控制單元220的控制而進(jìn)行工作，并且用作工作存儲(chǔ)器、緩沖存儲(chǔ)器以及高速緩沖存儲(chǔ)器。當(dāng)ram210用作工作存儲(chǔ)器時(shí)，可以暫時(shí)存儲(chǔ)由存儲(chǔ)控制單元220處理的數(shù)據(jù)。當(dāng)ram210用作緩沖存儲(chǔ)器時(shí)，ram210可用于緩沖將要從主機(jī)(未示出)傳輸?shù)桨雽?dǎo)體存儲(chǔ)設(shè)備100的數(shù)據(jù)，或?qū)⒁獜陌雽?dǎo)體存儲(chǔ)設(shè)備100傳輸?shù)街鳈C(jī)(未示出)的數(shù)據(jù)。

存儲(chǔ)控制單元220可被配置成控制半導(dǎo)體存儲(chǔ)設(shè)備100的讀取操作、編程操作、擦除操作和后臺(tái)操作。存儲(chǔ)控制單元220可被配置成驅(qū)動(dòng)用于控制半導(dǎo)體存儲(chǔ)設(shè)備100的固件。

存儲(chǔ)控制單元220可用作閃存轉(zhuǎn)換層ftl。存儲(chǔ)控制單元220可經(jīng)由閃存轉(zhuǎn)換層ftl將主機(jī)提供的邏輯塊地址lba轉(zhuǎn)換成物理塊地址pba。閃存轉(zhuǎn)換層ftl可接收邏輯塊地址lba，并且采用映射表將邏輯塊地址lba轉(zhuǎn)換成物理塊地址pba。根據(jù)映射單元的不同，存在用于閃存轉(zhuǎn)換層ftl的各種地址映射方法。典型的地址映射方法可包括頁(yè)面映射方法、塊映射方法以及混合映射方法。

誤差校正編碼電路230可產(chǎn)生奇偶校驗(yàn)，該奇偶校驗(yàn)是針對(duì)要編程的數(shù)據(jù)的誤差校正編碼(ecc)。此外，在讀取操作期間，誤差校正編碼電路230可采用奇偶校驗(yàn)在讀取的頁(yè)面數(shù)據(jù)中校正誤差。誤差校正編碼電路230可采用編碼調(diào)制(例如低密度奇偶校驗(yàn)(ldpc)碼、博斯-查德胡里-霍昆格姆(bose-chaudhuri-hocquenghem,bch)碼、渦輪碼、里德-所羅門(reed-solomon)碼、卷積碼、遞歸系統(tǒng)碼(rsc)、格形編碼調(diào)制(trellis-codedmodulation,tcm)、組編碼調(diào)制(blockcodedmodulation,bcm)和漢明碼)來校正誤差。

在讀取操作期間，誤差校正編碼電路230可在讀取的頁(yè)面數(shù)據(jù)中校正誤差。當(dāng)讀取的頁(yè)面數(shù)據(jù)包含超過可校正誤碼(errorbits)數(shù)量的誤碼時(shí)，解碼會(huì)失敗。當(dāng)頁(yè)面數(shù)據(jù)包含小于或等于可校正誤碼數(shù)量的誤碼時(shí)，解碼會(huì)成功。

解碼成功可表示相應(yīng)的讀取命令通過。解碼失敗可表示相應(yīng)的讀取命令失敗。當(dāng)解碼成功時(shí)，控制器200可向主機(jī)輸出經(jīng)誤差校正的頁(yè)面數(shù)據(jù)。

雖然圖中沒有示出，但控制器200可進(jìn)一步包括用于與半導(dǎo)體存儲(chǔ)設(shè)備100通信的存儲(chǔ)接口。該存儲(chǔ)接口可包括用于與半導(dǎo)體存儲(chǔ)設(shè)備100通信的協(xié)議。例如，存儲(chǔ)接口可包括多個(gè)閃存接口(例如nand接口和nor接口)中的至少一個(gè)。

此外，控制器200還可包括用于在主機(jī)和控制器200之間執(zhí)行數(shù)據(jù)交換的主機(jī)接口(未示出)。主機(jī)接口可包括用于在主機(jī)和控制器200之間通信的協(xié)議。例如，控制器200可經(jīng)由各種接口協(xié)議(如通用串行總線(usb)協(xié)議、多媒體卡(mmc)協(xié)議、外設(shè)組件互連(pci)協(xié)議、pci-快速(pci–express,pci-e)協(xié)議、高級(jí)技術(shù)附件(ata)協(xié)議、串行-ata協(xié)議、并行-ata協(xié)議、小型計(jì)算機(jī)小型接口(scsi)協(xié)議、增強(qiáng)型小型磁盤接口(esdi)協(xié)議以及電子集成驅(qū)動(dòng)器(ide)協(xié)議)中的至少一種與外部設(shè)備(主機(jī))進(jìn)行通信。

圖2是示出根據(jù)一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的框圖。

圖3是示出如圖2所示的存儲(chǔ)單元陣列110的結(jié)構(gòu)的圖。

參照?qǐng)D2，半導(dǎo)體存儲(chǔ)設(shè)備100可包括存儲(chǔ)單元陣列110和外圍電路120。

存儲(chǔ)單元陣列110可包括多個(gè)存儲(chǔ)塊blk1至blkz。存儲(chǔ)塊blk1至blkz中的每一個(gè)均可經(jīng)由行線rl聯(lián)接至地址解碼器121，并且經(jīng)由位線bl1至blm聯(lián)接至讀寫電路123。存儲(chǔ)塊blk1至blkz中的每一個(gè)均可包括多個(gè)存儲(chǔ)單元。根據(jù)一個(gè)實(shí)施方式，多個(gè)存儲(chǔ)單元可以是非易失性存儲(chǔ)單元。

存儲(chǔ)單元陣列110中包含的多個(gè)存儲(chǔ)單元可根據(jù)它們的用途被分成多個(gè)塊。

參照?qǐng)D3，第一到第z存儲(chǔ)塊blk1至blkz可共同連接至第一到第m位線bl1至blm。在圖3中，為了便于解釋，示出多個(gè)存儲(chǔ)塊blk1至blkz中的第一存儲(chǔ)塊blk1所包含的組件，且可以省略存儲(chǔ)塊blk2至blkz所包含的組件。應(yīng)當(dāng)理解，存儲(chǔ)塊blk2至blkz中的每一個(gè)可具有與第一存儲(chǔ)塊blk1基本相同的構(gòu)造。

存儲(chǔ)塊blk1可包括多個(gè)單元串(cellstring)cs1_1至cs1_m。第一到第m單元串cs1_1至cs1_m可分別聯(lián)接至第一到第m位線bl1至blm。

第一到第m單元串cs1_1至cs1_m中的每一個(gè)可包括漏極選擇晶體管dst、串聯(lián)聯(lián)接的多個(gè)存儲(chǔ)單元mc1至mcn以及源極選擇晶體管sst。漏極選擇晶體管dst可聯(lián)接至漏極選擇線dsl1。第一到第n存儲(chǔ)單元mc1至mcn可分別聯(lián)接至第一到第n字線wl1至wln。源極選擇晶體管sst可聯(lián)接至源極選擇線ssl1。漏極選擇晶體管dst的漏極側(cè)可聯(lián)接至對(duì)應(yīng)的位線。第一到第m單元串cs1_1至cs1_m的漏極選擇晶體管可分別聯(lián)接至第一到第m位線bl1至blm。源極選擇晶體管sst的源極側(cè)可聯(lián)接至公共源極線csl。根據(jù)一個(gè)實(shí)施方式，公共源極線csl可與第一到第z存儲(chǔ)塊blk1至blkz公共地連接。

漏極選擇線dsl1、第一到第n字線wl1至wln以及源極選擇線ssl1可被包含在如圖2所示的行線rl中。漏極選擇線dsl1、第一到第n字線wl1至wln以及源極選擇線ssl1可由地址解碼器121控制。公共源極線csl可由控制邏輯125控制。第一到第m位線bl1至blm可由讀寫電路123控制。

再次參照?qǐng)D2，外圍電路120可包括地址解碼器121、電壓生成器122、讀寫電路123、數(shù)據(jù)輸入/輸出電路124以及控制邏輯125。地址解碼器121可經(jīng)由行線rl聯(lián)接至存儲(chǔ)單元陣列110。地址解碼器121可被配置成響應(yīng)于控制邏輯125進(jìn)行工作。地址解碼器121可經(jīng)由控制邏輯125接收地址addr。

根據(jù)一個(gè)實(shí)施方式，可以以頁(yè)面為單位執(zhí)行半導(dǎo)體存儲(chǔ)設(shè)備100的編程操作和讀取操作。在編程操作和讀取操作期間，地址addr可包括塊地址和行地址。地址解碼器121可被配置成對(duì)接收的地址addr的塊地址進(jìn)行解碼。地址解碼器121可根據(jù)經(jīng)解碼的塊地址選擇存儲(chǔ)塊blk1至blkz中的一個(gè)存儲(chǔ)塊。地址解碼器121可被配置成從接收的地址addr中解碼行地址。地址解碼器121可向行線rl施加從電壓生成器122提供的電壓，以基于經(jīng)解碼的行地址來選擇單條字線。

在編程操作期間，地址解碼器121可向所選擇的字線施加編程電壓，并且向未選擇的字線施加具有比編程電壓更低的電平的通過電壓。在編程驗(yàn)證操作期間，地址解碼器121可向所選擇的字線施加驗(yàn)證電壓，并且向未選擇的字線施加高于驗(yàn)證電壓的驗(yàn)證通過電壓。

在讀取操作期間，地址解碼器121可向所選擇的字線施加讀取電壓，并且向未選擇的字線施加高于讀取電壓的通過電壓。

根據(jù)一個(gè)實(shí)施方式，可以以存儲(chǔ)塊為單位來執(zhí)行半導(dǎo)體存儲(chǔ)設(shè)備100的擦除操作。在擦除操作期間，地址addr可包括塊地址。地址解碼器121可解碼塊地址，并且根據(jù)解碼的塊地址選擇一個(gè)存儲(chǔ)塊。

根據(jù)一個(gè)實(shí)施方式，地址解碼器121可包括塊解碼器、字線解碼器和地址緩沖器。

電壓生成器122可被配置成通過使用提供到半導(dǎo)體存儲(chǔ)設(shè)備100的外部電源電壓來產(chǎn)生多個(gè)電壓。電壓生成器122可響應(yīng)于控制邏輯125的控制進(jìn)行工作。

根據(jù)一個(gè)實(shí)施方式，電壓生成器122可以通過調(diào)節(jié)外部電源電壓來生成內(nèi)部電源電壓。由電壓生成器122生成的內(nèi)部電源電壓可以用作半導(dǎo)體存儲(chǔ)設(shè)備100的操作電壓。

根據(jù)一個(gè)實(shí)施方式，電壓生成器122可以通過使用外部電源電壓或內(nèi)部電源電壓生成多個(gè)電壓。例如，電壓生成器122可包括多個(gè)泵送電容器(pumpingcapacitor)并可通過響應(yīng)于控制邏輯125選擇性地激活多個(gè)泵送電容器而生成多個(gè)電壓。產(chǎn)生的電壓可由地址解碼器121施加到所選擇的字線。

讀寫電路123可包括第一到第m頁(yè)面緩沖器pb1至pbm。第一到第m頁(yè)面緩沖器pb1至pbm可分別經(jīng)由第一到第m位線bl1至blm聯(lián)接至存儲(chǔ)單元陣列110。第一到第m頁(yè)面緩沖器pb1至pbm可響應(yīng)于控制邏輯125的控制進(jìn)行工作。

第一到第m頁(yè)面緩沖器pb1至pbm可與數(shù)據(jù)輸入/輸出電路124交換數(shù)據(jù)。在編程操作期間，第一到第m頁(yè)面緩沖器pb1至pbm可經(jīng)由數(shù)據(jù)輸入/輸出電路124和數(shù)據(jù)線dl接收要存儲(chǔ)的數(shù)據(jù)data。

在編程操作期間，當(dāng)向所選擇的字線施加編程脈沖時(shí)，第一到第m頁(yè)面緩沖器pb1至pbm可將經(jīng)由數(shù)據(jù)輸入/輸出電路124接收的數(shù)據(jù)data經(jīng)由位線bl1至blm傳輸?shù)剿x擇的存儲(chǔ)單元。可根據(jù)傳輸?shù)臄?shù)據(jù)data對(duì)所選擇的頁(yè)面的存儲(chǔ)單元進(jìn)行編程。讀寫電路123可向聯(lián)接至所選擇的存儲(chǔ)單元的位線bl1至blm施加編程許可電壓或編程禁止電壓。在一個(gè)示例中，當(dāng)例如在編程操作期間施加了編程電壓時(shí)，控制邏輯125可控制讀寫電路123向聯(lián)接至所選擇的存儲(chǔ)單元的位線bl1至blm依次施加編程許可電壓和編程禁止電壓。聯(lián)接至施加了編程許可電壓(例如地電壓)的位線的存儲(chǔ)單元可具有增大的閾值電壓?？杀３致?lián)接至施加了編程禁止電壓(例如電源電壓)的位線的存儲(chǔ)單元的閾值電壓。在編程驗(yàn)證操作期間，第一到第m頁(yè)面緩沖器pb1至pbm可經(jīng)由位線bl1至blm從所選擇的存儲(chǔ)單元讀取頁(yè)面數(shù)據(jù)。

在讀取操作期間，讀寫電路123可經(jīng)由位線bl從所選擇的頁(yè)面的存儲(chǔ)單元讀取數(shù)據(jù)data，并且向數(shù)據(jù)輸入/輸出電路124輸出所讀取的數(shù)據(jù)data。

在擦除操作期間，讀寫電路123可使位線bl浮動(dòng)。

數(shù)據(jù)輸入/輸出電路124可經(jīng)由數(shù)據(jù)線dl聯(lián)接至第一到第m頁(yè)面緩沖器pb1至pbm。數(shù)據(jù)輸入/輸出電路124可響應(yīng)于控制邏輯125的控制進(jìn)行工作。在編程操作期間，數(shù)據(jù)輸入/輸出電路124可從外部控制器(未示出)接收要存儲(chǔ)的數(shù)據(jù)data。

在讀取操作期間，數(shù)據(jù)輸入/輸出電路124可向外部控制器輸出由第一到第m頁(yè)面緩沖器pb1至pbm傳輸并且包含在讀寫電路123中的數(shù)據(jù)。

控制邏輯125可聯(lián)接至地址解碼器121、電壓生成器122，讀寫電路123和數(shù)據(jù)輸入/輸出電路124。控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備100的一般操作?？刂七壿?25可從外部控制器接收命令cmd和地址addr?？刂七壿?25可被配置成響應(yīng)于命令cmd控制地址解碼器121、電壓生成器122、讀寫電路123以及數(shù)據(jù)輸入/輸出電路124?？刂七壿?25可將地址addr傳輸?shù)降刂方獯a器121。

控制邏輯125可控制地址解碼器121、電壓生成器122以及讀寫電路123以執(zhí)行編程操作?？刂七壿?25可控制地址解碼器121、電壓生成器122以及讀寫電路123，從而可以在編程操作期間向字線和位線施加執(zhí)行編程操作所需的電壓。參照下述的圖6至12詳細(xì)描述在編程操作期間施加到聯(lián)接至存儲(chǔ)單元的位線的電壓的各種實(shí)施方式。

圖4是示出如圖2所示的存儲(chǔ)單元陣列110的另一實(shí)施方式的圖。

參照?qǐng)D4，存儲(chǔ)單元陣列110可包括多個(gè)存儲(chǔ)塊blk1至blkz。在圖4中，為了方便起見，示出了第一存儲(chǔ)塊blk1的內(nèi)部構(gòu)造，而省略其余存儲(chǔ)塊blk2至blkz的內(nèi)部構(gòu)造。然而應(yīng)當(dāng)理解，第二到第z存儲(chǔ)塊blk2至blkz具有與第一存儲(chǔ)塊blk1相同的內(nèi)部結(jié)構(gòu)。

參照?qǐng)D4，第一存儲(chǔ)塊blk1可包括多個(gè)單元串cs11至cs1m和cs21至cs2m。根據(jù)一個(gè)實(shí)施方式，單元串cs11至cs1m和cs21至cs2m中的每一個(gè)均可形成為u形。在第一存儲(chǔ)塊blk1中，可沿行方向(即，+x方向)布置m個(gè)單元串。為了便于解釋，圖4示出了沿列方向(即，+y方向)布置的兩個(gè)單元串。然而應(yīng)當(dāng)理解，可沿列方向布置三個(gè)或更多個(gè)單元串。

單元串cs11至cs1m和cs21至cs2m中的每一個(gè)均包括至少一個(gè)源極選擇晶體管sst、第一到第n存儲(chǔ)單元mc1至mcn、管道晶體管(pipetransistor)pt以及至少一個(gè)漏極選擇晶體管dst。

選擇晶體管sst和dst中的每一個(gè)以及存儲(chǔ)單元mc1至mcn中的每一個(gè)可具有彼此類似的結(jié)構(gòu)。根據(jù)一個(gè)實(shí)施方式，選擇晶體管sst和dst以及存儲(chǔ)單元mc1至mcn中的每一個(gè)可包括溝道層、隧穿絕緣層、電荷存儲(chǔ)層以及阻擋絕緣層。根據(jù)一個(gè)實(shí)施方式，可向每個(gè)單元串提供用于設(shè)置溝道層的柱狀物。根據(jù)一個(gè)實(shí)施方式，可向每個(gè)單元串提供用于設(shè)置溝道層、隧穿絕緣層、電荷存儲(chǔ)層以及阻擋絕緣層中的至少一個(gè)的柱狀物。

每個(gè)單元串的源極選擇晶體管sst可聯(lián)接在公共源極線csl與存儲(chǔ)單元mc1至mcp之間。

根據(jù)一個(gè)實(shí)施方式，在同一行內(nèi)布置的單元串的源極選擇晶體管可聯(lián)接至沿行方向延伸的源極選擇線，并且在不同行內(nèi)布置的單元串的源極選擇晶體管可聯(lián)接到不同的源極選擇線。在圖4中，第一行中的單元串cs11至cs1m的源極選擇晶體管可聯(lián)接到第一源極選擇線ssl1。第二行中的單元串cs21至cs2m的源極選擇晶體管可聯(lián)接到第二源極選擇線ssl2。

根據(jù)另一實(shí)施方式，單元串cs11至cs1m和cs21至cs2m的源極選擇晶體管可共同地聯(lián)接到一條源極選擇線。

每個(gè)單元串的第一到第n存儲(chǔ)單元mc1至mcn可聯(lián)接在源極選擇晶體管sst與漏極選擇晶體管dst之間。

第一到第n存儲(chǔ)單元mc1至mcn可分為第一到第p存儲(chǔ)單元mc1至mcp以及第(p+1)到第n存儲(chǔ)單元mcp+1至mcn。第一到第p存儲(chǔ)單元mc1至mcp可依次布置在+z方向的相反方向上并串聯(lián)聯(lián)接在源極選擇晶體管sst與管道晶體管pt之間。第(p+1)到第n存儲(chǔ)單元mcp+1至mcn可依次布置在+z方向上并串聯(lián)聯(lián)接在管道晶體管pt與漏極選擇晶體管dst之間。第一到第p存儲(chǔ)單元mc1至mcp以及第(p+1)到第n存儲(chǔ)單元mcp+1至mcn可經(jīng)由管道晶體管pt聯(lián)接。每個(gè)單元串的第一到第n存儲(chǔ)單元mc1至mcn的柵極可分別聯(lián)接到第一到第n字線wl1至wln。

根據(jù)一個(gè)實(shí)施方式，第一到第n存儲(chǔ)單元mc1至mcn中的至少一個(gè)可用作虛擬存儲(chǔ)單元。在設(shè)置虛擬存儲(chǔ)單元時(shí)，可穩(wěn)定地控制對(duì)應(yīng)單元串的電壓或電流。因此，可提高存儲(chǔ)塊blk1中存儲(chǔ)的數(shù)據(jù)的可靠性。

每個(gè)單元串的管道晶體管pt的柵極可聯(lián)接到管線pl。

每個(gè)單元串的漏極選擇晶體管dst可聯(lián)接在對(duì)應(yīng)的位線與存儲(chǔ)單元mcp+1至mcn之間。沿行方向布置的單元串可聯(lián)接到沿行方向延伸的漏極選擇線。第一行中的單元串cs11至cs1m的漏極選擇晶體管可聯(lián)接到第一漏極選擇線dsl1。第二行中的單元串cs21至cs2m的漏極選擇晶體管可聯(lián)接到第二漏極選擇線dsl2。

沿列方向布置的單元串可聯(lián)接到沿列方向延伸的位線。在圖4中，第一列中的單元串cs11和cs21可聯(lián)接到第一位線bl1。第m列中的單元串cs1m和cs2m可聯(lián)接到第m位線blm。

在沿行方向布置的單元串中聯(lián)接到相同字線的存儲(chǔ)單元可形成單個(gè)頁(yè)面。例如，在第一行的單元串cs11至cs1m中聯(lián)接到第一字線wl1的存儲(chǔ)單元可形成單個(gè)頁(yè)面。在第二行中的單元串cs21至cs2m中聯(lián)接到第一字線wl1的存儲(chǔ)單元可形成另一頁(yè)面。當(dāng)選擇了漏極選擇線dsl1和dsl2中的一條時(shí)，可選擇沿一個(gè)行方向布置的單元串。當(dāng)選擇了字線wl1至wln中的一條時(shí)，可從所選擇的單元串中選擇一個(gè)頁(yè)面。

圖5是示出如圖2所示的存儲(chǔ)單元陣列110的另一實(shí)施方式的圖。

參照?qǐng)D5，存儲(chǔ)單元陣列110可包括多個(gè)存儲(chǔ)塊blk1’至blkz’。為了方便起見，在圖5中，示出第一存儲(chǔ)塊blk1’的內(nèi)部構(gòu)造，而省略其余存儲(chǔ)塊blk2’至blkz’的內(nèi)部構(gòu)造。應(yīng)當(dāng)理解，第二到第z存儲(chǔ)塊blk2’至blkz’具有與第一存儲(chǔ)塊blk1’相同的內(nèi)部結(jié)構(gòu)。

第一存儲(chǔ)塊blk1’可包括多個(gè)單元串cs11’至cs1m’和cs21’至cs2m’。多個(gè)單元串cs11’至cs1m’和cs21’至cs2m’中的每一個(gè)均可在+z方向上延伸。在第一存儲(chǔ)塊blk1’中，可沿+x方向布置m個(gè)單元串。為了便于解釋，圖5示出了沿+y方向僅布置兩個(gè)單元串。應(yīng)當(dāng)理解，可沿列方向布置三個(gè)或更多個(gè)單元串。

單元串cs11’至cs1m’和cs21’至cs2m’中的每一個(gè)均可包括至少一個(gè)源極選擇晶體管sst、第一到第n存儲(chǔ)單元mc1至mcn以及至少一個(gè)漏極選擇晶體管dst。

每個(gè)單元串的源極選擇晶體管sst可聯(lián)接在公共源極線csl與存儲(chǔ)單元mc1至mcn之間。在同一行內(nèi)布置的單元串的源極選擇晶體管可聯(lián)接到相同的源極選擇線。布置在第一行中的單元串cs11’至cs1m’的源極選擇晶體管可聯(lián)接到第一源極選擇線ssl1。布置在第二行中的單元串cs21’至cs2m’的源極選擇晶體管可聯(lián)接到第二源極選擇線ssl2。根據(jù)另一實(shí)施方式，單元串cs11’至cs1m’和cs21’至cs2m’的源極選擇晶體管可共同地聯(lián)接到單條源極選擇線。

每個(gè)單元串的第一到第n存儲(chǔ)單元mc1至mcn可串聯(lián)聯(lián)接在源極選擇晶體管sst與漏極選擇晶體管dst之間。第一到第n存儲(chǔ)單元mc1至mcn的柵極可分別聯(lián)接到第一到第n字線wl1至wln。

根據(jù)一個(gè)實(shí)施方式，第一到第n存儲(chǔ)單元mc1至mcn中的至少一個(gè)可用作虛擬存儲(chǔ)單元。在設(shè)置虛擬存儲(chǔ)單元時(shí)，可穩(wěn)定地控制對(duì)應(yīng)單元串的電壓或電流。因此，可提高存儲(chǔ)塊blk1’中存儲(chǔ)的數(shù)據(jù)的可靠性。

每個(gè)單元串的漏極選擇晶體管dst可聯(lián)接在對(duì)應(yīng)的位線與存儲(chǔ)單元mc1至mcn之間。沿行方向布置的單元串的漏極選擇晶體管可聯(lián)接到沿行方向延伸的漏極選擇線。第一行中的單元串cs11’至cs1m’的漏極選擇晶體管可聯(lián)接到第一漏極選擇線dsl1。第二行中的單元串cs21’至cs2m’的漏極選擇晶體管可聯(lián)接到第二漏極選擇線dsl2。

結(jié)果，圖5所示的存儲(chǔ)塊blk1’可具有與圖4所示的存儲(chǔ)塊blk1相似的等效電路，區(qū)別在于從每個(gè)單元串移除了管道晶體管pt。

圖6是示出根據(jù)雙重驗(yàn)證方法的編程操作的圖。

在執(zhí)行編程操作之前，所選擇的存儲(chǔ)單元可具有與擦除狀態(tài)erase對(duì)應(yīng)的閾值電壓。例如，與擦除狀態(tài)對(duì)應(yīng)的閾值電壓的范圍可低于地電壓的范圍?？蓪雽?dǎo)體存儲(chǔ)設(shè)備的所選擇的存儲(chǔ)單元編程為具有多個(gè)編程狀態(tài)中的一個(gè)編程狀態(tài)。更具體地，可將所選擇的存儲(chǔ)單元編程為具有包含第一到第n編程狀態(tài)pv1至pvn中的一個(gè)編程狀態(tài)的閾值電壓分布。

通過實(shí)施多個(gè)編程循環(huán)，可執(zhí)行在存儲(chǔ)單元中存儲(chǔ)數(shù)據(jù)的編程操作。每一個(gè)編程循環(huán)可被劃分為向至少一個(gè)所選擇的字線施加編程脈沖的編程脈沖施加操作，以及驗(yàn)證編程狀態(tài)的編程驗(yàn)證操作。在一個(gè)示例中，在向所選擇的字線施加編程電壓之前，可通過第一驗(yàn)證電壓和高于第一驗(yàn)證電壓的第二驗(yàn)證電壓對(duì)所選擇的存儲(chǔ)單元的編程狀態(tài)進(jìn)行驗(yàn)證。根據(jù)一個(gè)實(shí)施方式，可通過逐級(jí)脈沖編程(ispp)方法執(zhí)行編程操作，通過該方法，每當(dāng)重復(fù)編程循環(huán)時(shí)，編程脈沖的電壓就會(huì)增加一個(gè)跨步電壓(stepvoltage)。

在所選擇的存儲(chǔ)單元的編程驗(yàn)證操作中，可進(jìn)行針對(duì)每個(gè)編程循環(huán)采用兩個(gè)驗(yàn)證電壓的雙驗(yàn)證操作。

參照?qǐng)D6，假定所選擇的存儲(chǔ)單元具有作為目標(biāo)編程狀態(tài)的第n編程狀態(tài)pvn。在雙驗(yàn)證操作期間，在向所選擇的存儲(chǔ)單元施加編程脈沖之后，可通過使用用于目標(biāo)編程狀態(tài)的第二驗(yàn)證電壓vvfy2以及具有比第二驗(yàn)證電壓vvfy2低的電壓電平的第一驗(yàn)證電壓vvfy1對(duì)存儲(chǔ)單元的閾值電壓進(jìn)行兩次檢測(cè)。作為檢測(cè)結(jié)果，可將存儲(chǔ)單元?jiǎng)澐譃榫哂械陀诘谝或?yàn)證電壓vvfy1的閾值電壓的第一存儲(chǔ)單元(1)、具有高于第一驗(yàn)證電壓vvfy1并且低于第二驗(yàn)證電壓vvfy2的閾值電壓的第二存儲(chǔ)單元(2)以及具有高于第二驗(yàn)證電壓vvfy2的閾值電壓的第三存儲(chǔ)單元(3)。

當(dāng)執(zhí)行后續(xù)的編程循環(huán)使得編程脈沖被施加到所選擇的字線時(shí)，可向聯(lián)接到第一存儲(chǔ)單元(1)的位線施加編程許可電壓。向第一存儲(chǔ)單元(1)施加編程脈沖時(shí)，其閾值電壓可以增大。可向聯(lián)接到第三存儲(chǔ)單元(3)的位線施加編程禁止電壓。雖然向第三存儲(chǔ)單元(3)施加編程脈沖，但其閾值電壓可以并不增大。

第二存儲(chǔ)單元(2)的閾值電壓可高于第一驗(yàn)證電壓vvfy1并低于第二驗(yàn)證電壓vvfy2?？上蚵?lián)接到第二存儲(chǔ)單元(2)的位線施加具有比編程許可電壓高且比編程禁止電壓低的電壓電平的程序控制電壓，從而減小向第二存儲(chǔ)單元(2)施加編程脈沖時(shí)其閾值電壓的增加。然而，如果當(dāng)施加程序控制電壓時(shí)由于單元串的漏極選擇晶體管dst的閾值電壓而導(dǎo)致不能平滑傳輸位線電壓，則可向位線施加編程禁止電壓或編程許可電壓。

根據(jù)一個(gè)實(shí)施方式，在向字線施加編程脈沖時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可順序或隨機(jī)地向聯(lián)接到第二存儲(chǔ)單元(2)的位線施加編程許可電壓和編程禁止電壓。因此，通過控制實(shí)際執(zhí)行程序的時(shí)間可穩(wěn)定地執(zhí)行編程操作，而不論漏極選擇晶體管的閾值電壓大小如何。

圖7是示出根據(jù)一個(gè)實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖。

參照?qǐng)D7，在時(shí)段t1至t3中可將編程電壓vpgm施加到所選擇的字線sel.wl，并且在時(shí)段t1至t3中可將具有低于編程電壓vpgm的電壓電平的通過電壓vpass施加到未選擇的字線unsel.wl。

可向聯(lián)接到具有低于第一驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程許可電壓。根據(jù)一個(gè)實(shí)施方式，編程許可電壓可以是地電壓gnd。

可向聯(lián)接到具有高于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程禁止電壓。根據(jù)一個(gè)實(shí)施方式，編程禁止電壓可以是電源電壓vcc。

當(dāng)在一個(gè)示例中可以施加編程電壓vpgm時(shí)，可將編程許可電壓vper和編程禁止電壓vinh依次施加到聯(lián)接至存儲(chǔ)單元的位線bl1，其中存儲(chǔ)單元可以具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓。更具體地，在時(shí)段t1至t2(p1)期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的參照?qǐng)D2描述的讀寫電路123，該讀寫電路123可向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl1施加編程許可電壓vper。在時(shí)段t2至t3(p2)期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl1施加編程禁止電壓vinh。因此，具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可在時(shí)段p1被編程而不可在時(shí)段p2被編程。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl1施加的編程許可電壓可以是大于0v的正電壓。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl1施加的編程禁止電壓可以是低于電源電壓vcc的正電壓。

根據(jù)一個(gè)實(shí)施方式，時(shí)段p1和時(shí)段p2中的每一個(gè)的持續(xù)時(shí)間可基本相同，并且可以是向所選擇的字線施加編程電壓vpgm的整個(gè)持續(xù)時(shí)間的一半。

圖8是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖。

參照?qǐng)D8，在時(shí)段t1至t3期間可將編程電壓vpgm施加到所選擇的字線sel.wl，并且在時(shí)段t1至t3期間可將具有比編程電壓vpgm低的電壓電平的通過電壓vpass施加到未選擇的字線unsel.wl。

可向聯(lián)接到具有低于第一驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程許可電壓。根據(jù)一個(gè)實(shí)施方式，編程許可電壓可以是地電壓gnd。

可向聯(lián)接到具有高于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程禁止電壓。根據(jù)一個(gè)實(shí)施方式，編程禁止電壓可以是電源電壓vcc。

當(dāng)在一個(gè)示例中施加了編程電壓vpgm時(shí)，可將編程禁止電壓vinh和編程許可電壓vper依次施加到聯(lián)接至存儲(chǔ)單元的位線bl2，其中存儲(chǔ)單元可以具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓。更具體地，在時(shí)段t1至t2(p3)期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl2施加編程禁止電壓vinh。在時(shí)段t2至t3(p4)期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl2施加編程許可電壓vper。因此，具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可在時(shí)段p4期間被編程，而不可在時(shí)段p3期間被編程。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl2施加的編程許可電壓可以是大于0v的正電壓。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl2施加的編程禁止電壓可以是低于電源電壓vcc的正電壓。

根據(jù)一個(gè)實(shí)施方式，時(shí)段p3和時(shí)段p4中的每一個(gè)的持續(xù)時(shí)間可基本相同，并且可以是向所選擇的字線施加編程電壓vpgm的整個(gè)持續(xù)時(shí)間的一半。

圖9是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖。

參照?qǐng)D9，在時(shí)段t1至t3期間可將編程電壓vpgm施加到所選擇的字線sel.wl，并且在時(shí)段t1至t3期間可將具有比編程電壓vpgm低的電壓電平的通過電壓vpass施加到未選擇的字線unsel.wl。

可向聯(lián)接到具有低于第一驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程許可電壓。根據(jù)一個(gè)實(shí)施方式，編程許可電壓可以是地電壓gnd。

可向聯(lián)接到具有高于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程禁止電壓。根據(jù)一個(gè)實(shí)施方式，編程禁止電壓可以是電源電壓vcc。

當(dāng)在一個(gè)示例中施加了編程電壓vpgm時(shí)，可將編程許可電壓vper和編程禁止電壓vinh依次施加到聯(lián)接至存儲(chǔ)單元的位線bl3，其中存儲(chǔ)單元可以具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓。更具體地，在時(shí)段t1至t2(p5)期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl3施加編程許可電壓vper。在時(shí)段t2至t3(p6)期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl3施加編程禁止電壓vinh。因此，具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可在時(shí)段p5期間被編程而不可在時(shí)段p6期間被編程。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl3施加的編程許可電壓可以是大于0v的正電壓。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl3施加的編程禁止電壓可以是低于電源電壓vcc的正電壓。與圖7所示的實(shí)施方式相比，根據(jù)圖9所示的實(shí)施方式，時(shí)段p5可比時(shí)段p6短。

根據(jù)一個(gè)實(shí)施方式，時(shí)段p5和p6的持續(xù)時(shí)間可以不同，并可根據(jù)存儲(chǔ)單元的閾值電壓而變化。更具體地，具有更接近第一驗(yàn)證電壓與第二驗(yàn)證電壓中較低的驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可導(dǎo)致時(shí)段p5增大和時(shí)段p6減小。另選地，具有更接近第一驗(yàn)證電壓與第二驗(yàn)證電壓中較高的驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可導(dǎo)致時(shí)段p6增大和時(shí)段p5減小。

根據(jù)一個(gè)實(shí)施方式，時(shí)段p5和p6的持續(xù)時(shí)間可以不同，并可根據(jù)所選擇的字線的位置而變化。更具體地，時(shí)段p5和p6的持續(xù)時(shí)間可根據(jù)所選擇的字線與參照?qǐng)D2所描述的地址解碼器121之間的距離而變化。例如，當(dāng)對(duì)遠(yuǎn)離地址解碼器121的字線執(zhí)行編程操作時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可增大時(shí)段p5且減小時(shí)段p6?；蛘?，當(dāng)對(duì)接近地址解碼器121的字線執(zhí)行編程操作時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可增大時(shí)段p6且減小時(shí)段p5。另選地，當(dāng)對(duì)遠(yuǎn)離地址解碼器121的字線執(zhí)行編程操作時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可增大時(shí)段p6且減小時(shí)段p5?；蛘?，當(dāng)對(duì)接近地址解碼器121的字線執(zhí)行編程操作時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可增大時(shí)段p5而減小時(shí)段p6。

圖10是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖。

參照?qǐng)D10，在時(shí)段t1至t3期間可將編程電壓vpgm施加到所選擇的字線sel.wl，并且在時(shí)段t1至t3期間可將具有比編程電壓vpgm低的電壓電平的通過電壓vpass施加到未選擇的字線unsel.wl。

可向聯(lián)接到具有低于第一驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程許可電壓。根據(jù)一個(gè)實(shí)施方式，編程許可電壓可以是地電壓gnd。

可向聯(lián)接到具有高于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程禁止電壓。根據(jù)一個(gè)實(shí)施方式，編程禁止電壓可以是電源電壓vcc。

當(dāng)在一個(gè)示例中施加了編程電壓vpgm時(shí)，可將編程禁止電壓vinh和編程許可電壓vper依次施加到聯(lián)接至存儲(chǔ)單元的位線bl4，其中存儲(chǔ)單元可以具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓。更具體地，在時(shí)段t1至t2(p7)期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl4施加編程禁止電壓vinh。在時(shí)段t2至t3(p8)期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl4施加編程許可電壓vper。因此，聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl4可在時(shí)段p8期間被編程而不可在時(shí)段p7期間被編程。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl4施加的編程許可電壓可以是大于0v的正電壓。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl4施加的編程禁止電壓可以是低于電源電壓vcc的正電壓。與圖8所示的實(shí)施方式相比，在圖10所示的實(shí)施方式中時(shí)段p7可比時(shí)段p8短。

根據(jù)一個(gè)實(shí)施方式，時(shí)段p7和p8的持續(xù)時(shí)間可以不同，并可根據(jù)存儲(chǔ)單元的閾值電壓而變化。更具體地，具有更接近第一驗(yàn)證電壓與第二驗(yàn)證電壓中較低的驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可增大時(shí)段p8且減小時(shí)段p7。另選地，具有更接近第一驗(yàn)證電壓與第二驗(yàn)證電壓中較高的驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可增大時(shí)段p7且減小時(shí)段p8。

根據(jù)一個(gè)實(shí)施方式，時(shí)段p7和p8的持續(xù)時(shí)間可以不同，并可根據(jù)所選擇的字線的位置而變化。更具體地，時(shí)段p7和p8的持續(xù)時(shí)間可根據(jù)所選擇的字線與參照?qǐng)D2所描述的地址解碼器121之間的距離而變化。例如，當(dāng)對(duì)遠(yuǎn)離地址解碼器121的字線執(zhí)行編程操作時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可增大時(shí)段p7且減小時(shí)段p8?；蛘?，當(dāng)對(duì)接近地址解碼器121的字線執(zhí)行編程操作時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可增大時(shí)段p8且減小時(shí)段p7。另選地，當(dāng)對(duì)遠(yuǎn)離地址解碼器121的字線執(zhí)行編程操作時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可增大時(shí)段p8且減小時(shí)段p7。或者，當(dāng)對(duì)接近地址解碼器121的字線執(zhí)行編程操作時(shí)，半導(dǎo)體存儲(chǔ)設(shè)備可增大時(shí)段p7且減小時(shí)段p8。

圖11是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖。

參照?qǐng)D11，在時(shí)段t1至t6期間可將編程電壓vpgm施加到所選擇的字線sel.wl，并且在時(shí)段t1至t6期間可將具有比編程電壓vpgm低的電壓電平的通過電壓vpass施加到未選擇的字線unsel.wl。

可向聯(lián)接到具有低于第一驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程許可電壓。根據(jù)一個(gè)實(shí)施方式，編程許可電壓可以是地電壓gnd。

可向聯(lián)接到具有高于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程禁止電壓。根據(jù)一個(gè)實(shí)施方式，編程禁止電壓可以是電源電壓vcc。

當(dāng)在一個(gè)示例中施加了編程電壓vpgm時(shí)，可將編程禁止電壓vinh和編程許可電壓vper依次施加到聯(lián)接至存儲(chǔ)單元的位線bl5，其中存儲(chǔ)單元可以具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓。根據(jù)一個(gè)實(shí)施方式，可將編程禁止電壓vinh和編程許可電壓vper重復(fù)地施加到聯(lián)接至具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl5。更具體地，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可在時(shí)段t1至t2、t3至t4和t5至t6期間施加編程禁止電壓vinh，并可在時(shí)段t2至t3和t4至t5期間施加編程許可電壓vper。

具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可在施加編程許可電壓vper的時(shí)段t2至t3和t4至t5期間被編程，并且不可在施加編程禁止電壓vinh的時(shí)段t1至t2、t3至t4和t5至t6期間被編程。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl5施加的編程許可電壓可以是大于0v的正電壓。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl5施加的編程禁止電壓可以是低于電源電壓vcc的正電壓。

根據(jù)一個(gè)實(shí)施方式，施加編程禁止電壓vinh和編程許可電壓vper的次數(shù)和持續(xù)時(shí)間可以變化。例如，施加編程禁止電壓vinh的次數(shù)可大于或小于施加編程許可電壓vper的次數(shù)。更具體地，具有更接近第一驗(yàn)證電壓與第二驗(yàn)證電壓中較低的驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可導(dǎo)致施加編程許可電壓vper的次數(shù)和持續(xù)時(shí)間增大。具有更接近第一驗(yàn)證電壓與第二驗(yàn)證電壓中較高的驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可導(dǎo)致施加編程禁止電壓vinh的次數(shù)和持續(xù)時(shí)間增大.

如圖11所示，例如可由控制邏輯125在編程許可電壓vper之前施加編程禁止電壓vinh。然而，根據(jù)另一實(shí)施方式，例如可由控制邏輯125在編程禁止電壓vinh之前施加編程許可電壓vper。

圖12是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖。

參照?qǐng)D12，在時(shí)段t1至t3期間可將編程電壓vpgm施加到所選擇的字線sel.wl，并且在時(shí)段t1至t3期間可將具有比編程電壓vpgm低的電壓電平的通過電壓vpass施加到未選擇的字線unsel.wl。

可向聯(lián)接到具有低于第一驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程許可電壓。根據(jù)一個(gè)實(shí)施方式，編程許可電壓可以是地電壓gnd。

可向聯(lián)接到具有高于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程禁止電壓。根據(jù)一個(gè)實(shí)施方式，編程禁止電壓可以是電源電壓vcc。

當(dāng)在一個(gè)示例中施加了編程電壓vpgm時(shí)，可將第一電壓v1和第二電壓v2依次施加到聯(lián)接至存儲(chǔ)單元的位線bl6，其中存儲(chǔ)單元可以具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓。更具體地，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可在時(shí)段t1至t2期間將第一電壓v1依次施加到聯(lián)接至具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl6?？刂七壿?25可控制半導(dǎo)體存儲(chǔ)設(shè)備的讀寫電路123，該讀寫電路123可在時(shí)段t2至t3期間將第二電壓v2施加到聯(lián)接至具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl6。具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元可在施加了第一電壓v1的時(shí)段(t1至t2)期間被編程，而不可在施加了第二電壓v2的時(shí)段期間被編程。根據(jù)一個(gè)實(shí)施方式，第一電壓v1可以是具有比地電壓(0v)高第一基準(zhǔn)值vref1的電壓電平的正電壓。第二電壓v2可以是具有比電源電壓vcc低第二基準(zhǔn)值vref2的電壓電平的正電壓。

圖13是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖。

參照?qǐng)D13，在時(shí)段t1至t3期間可將編程電壓vpgm施加到所選擇的字線sel.wl，并且在時(shí)段t1至t3期間可將具有比編程電壓vpgm低的電壓電平的通過電壓vpass施加到未選擇的字線unsel.wl。

可向聯(lián)接到具有低于第一驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程許可電壓。根據(jù)一個(gè)實(shí)施方式，編程許可電壓可以是地電壓gnd。

可向聯(lián)接到具有高于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程禁止電壓。根據(jù)一個(gè)實(shí)施方式，編程禁止電壓可以是電源電壓vcc。

當(dāng)在一個(gè)示例中可施加編程電壓vpgm時(shí)，可將具有從編程許可電壓vper增大到編程禁止電壓vinh的電壓電平的位線電壓施加到聯(lián)接至存儲(chǔ)單元的位線bl7，其中存儲(chǔ)單元可以具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓。更具體地，在時(shí)段t1至t3期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的參考圖2所描述的讀寫電路123，該讀寫電路123可在時(shí)段t1至t3期間將具有從編程許可電壓vper連續(xù)地增大到編程禁止電壓vinh的電壓電平的位線電壓施加到聯(lián)接至具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl7。

根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl7施加的編程許可電壓可以是大于0v的正電壓。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl7施加的編程禁止電壓可以是低于電源電壓vcc的正電壓。

根據(jù)一個(gè)實(shí)施方式，在時(shí)段t1至t3期間可控制施加到位線bl7的位線電壓以穩(wěn)定地執(zhí)行編程操作，不論漏極選擇晶體管的閾值電壓大小如何。

圖14是示出根據(jù)另一實(shí)施方式的半導(dǎo)體存儲(chǔ)設(shè)備的操作方法的圖。

參照?qǐng)D14，在時(shí)段t1至t3期間可將編程電壓vpgm施加到所選擇的字線sel.wl，并且在時(shí)段t1至t3期間可將具有比編程電壓vpgm低的電壓電平的通過電壓vpass施加到未選擇的字線unsel.wl。

可向聯(lián)接到具有低于第一驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程許可電壓。根據(jù)一個(gè)實(shí)施方式，編程許可電壓可以是地電壓gnd。

可向聯(lián)接到具有高于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線施加編程禁止電壓。根據(jù)一個(gè)實(shí)施方式，編程禁止電壓可以是電源電壓vcc。

當(dāng)在一個(gè)示例中可施加編程電壓vpgm時(shí)，可將具有從編程禁止電壓vinh減小到編程許可電壓vper的電壓電平的位線電壓施加到聯(lián)接至存儲(chǔ)單元的位線bl8，其中存儲(chǔ)單元可以具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓。更具體地，在時(shí)段t1至t3期間，控制邏輯125可控制半導(dǎo)體存儲(chǔ)設(shè)備的參考圖2所描述的讀寫電路123，該讀寫電路123在時(shí)段t1至t3期間可將具有從編程禁止電壓vinh連續(xù)地減小到編程許可電壓vper的電壓電平的位線電壓施加到聯(lián)接至具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl8。

根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl8施加的編程許可電壓可以是大于0v的正電壓。根據(jù)一個(gè)實(shí)施方式，向聯(lián)接到具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線bl8施加的編程禁止電壓可以是低于電源電壓vcc的正電壓。

根據(jù)一個(gè)實(shí)施方式，在時(shí)段t1至t3期間，可控制施加到位線bl8的位線電壓以穩(wěn)定地執(zhí)行編程操作，而不論漏極選擇晶體管的閾值電壓大小如何。參照?qǐng)D7至圖14描述的施加到位線bl1至bl6的電壓可以不在第一到第n編程狀態(tài)pv1至pvn下被施加，而可在編程操作期間針對(duì)某些編程狀態(tài)被施加。更具體地，可以僅在編程操作期間針對(duì)預(yù)定編程狀態(tài)，將參照?qǐng)D7至14描述的施加到位線bl1至bl6的電壓施加到連接至具有高于第一驗(yàn)證電壓并且低于第二驗(yàn)證電壓的閾值電壓的存儲(chǔ)單元的位線。預(yù)定編程狀態(tài)可以是所述編程狀態(tài)中的至少一個(gè)編程狀態(tài)。根據(jù)一個(gè)實(shí)施方式，半導(dǎo)體存儲(chǔ)設(shè)備可以僅在編程操作期間針對(duì)高編程狀態(tài)(pv4至pvn)向位線bl1至bl6施加電壓，而在編程操作期間針較低編程狀態(tài)(pv1至pv3)不向位線bl1至bl6施加電壓。

根據(jù)各個(gè)實(shí)施方式，可將參照?qǐng)D7至圖14描述的施加到位線bl1至bl6的電壓施加到執(zhí)行了三個(gè)或更多個(gè)驗(yàn)證操作或采用了一個(gè)驗(yàn)證操作的編程操作，以及施加到采用雙驗(yàn)證操作的編程操作。

圖15是示出包括如圖2所示的半導(dǎo)體存儲(chǔ)設(shè)備的存儲(chǔ)系統(tǒng)1000的框圖。

參照?qǐng)D15，存儲(chǔ)系統(tǒng)1000可包括半導(dǎo)體存儲(chǔ)設(shè)備1300和控制器1200。

半導(dǎo)體存儲(chǔ)設(shè)備1300可以按與上文參照?qǐng)D2描述的半導(dǎo)體存儲(chǔ)設(shè)備100基本相同的方式來配置和工作。因此，將省略其詳細(xì)描述。

控制器1200可聯(lián)接到主機(jī)和半導(dǎo)體存儲(chǔ)設(shè)備1300。控制器1200可根據(jù)主機(jī)的請(qǐng)求訪問半導(dǎo)體存儲(chǔ)設(shè)備1300。例如，控制器1200可控制半導(dǎo)體存儲(chǔ)設(shè)備1300的讀取操作、編程操作、擦除操作和/或后臺(tái)操作?？刂破?200可在半導(dǎo)體存儲(chǔ)設(shè)備1300與主機(jī)間提供接口?？刂破?200可驅(qū)動(dòng)用于控制半導(dǎo)體存儲(chǔ)設(shè)備1300的固件。

控制器1200可包括隨機(jī)存取存儲(chǔ)器(ram)1210、處理單元1220、主機(jī)接口1230、存儲(chǔ)接口1240和誤差校正塊1250。

ram1210可以用作處理單元1220的工作存儲(chǔ)器、半導(dǎo)體存儲(chǔ)設(shè)備1300與主機(jī)之間的高速緩沖存儲(chǔ)器和/或半導(dǎo)體存儲(chǔ)設(shè)備1300與主機(jī)之間的緩沖存儲(chǔ)器。

處理單元1220可控制控制器1200的操作。

處理單元1220可被配置成將從主機(jī)接收的數(shù)據(jù)隨機(jī)化。例如，處理單元1220可通過采用隨機(jī)化種子將從主機(jī)接收的數(shù)據(jù)隨機(jī)化。經(jīng)隨機(jī)化的數(shù)據(jù)可被提供為數(shù)據(jù)data，以如圖1所示地被存儲(chǔ)到半導(dǎo)體存儲(chǔ)設(shè)備1300中，并且如圖1所示地在存儲(chǔ)單元陣列110中被編程。

處理單元1220可被配置成將從半導(dǎo)體存儲(chǔ)設(shè)備1300接收的數(shù)據(jù)去隨機(jī)化。例如，處理單元1220可通過采用去隨機(jī)化種子將從半導(dǎo)體存儲(chǔ)設(shè)備1300接收的數(shù)據(jù)去隨機(jī)化。經(jīng)去隨機(jī)化的數(shù)據(jù)可被輸出到主機(jī)。

根據(jù)一個(gè)實(shí)施方式，處理單元1220可通過驅(qū)動(dòng)軟件或固件來將數(shù)據(jù)隨機(jī)化或去隨機(jī)化。

主機(jī)接口1230可包括用于在主機(jī)與控制器1200之間交換數(shù)據(jù)的協(xié)議。例如，控制器1200可經(jīng)由一個(gè)或更多個(gè)各種協(xié)議(例如通用串行總線(usb)協(xié)議、多媒體卡(mmc)協(xié)議、外設(shè)組件互連(pci)協(xié)議、pci-快速(pci-e)協(xié)議、高級(jí)技術(shù)附件(ata)協(xié)議、串行-ata協(xié)議、并行-ata協(xié)議、小型計(jì)算機(jī)小型接口(scsi)協(xié)議、增強(qiáng)型小型磁盤接口(esdi)協(xié)議、電子集成驅(qū)動(dòng)器(ide)協(xié)議和私有協(xié)議等)與主機(jī)進(jìn)行通信。

存儲(chǔ)接口1240可與半導(dǎo)體存儲(chǔ)設(shè)備1300交互。例如，存儲(chǔ)接口可包括nand閃存接口或nor閃存接口。

誤差校正塊1250可通過使用誤差校正編碼(ecc)來檢測(cè)并校正從半導(dǎo)體存儲(chǔ)設(shè)備1300讀取的數(shù)據(jù)中的誤差。

控制器1200和半導(dǎo)體存儲(chǔ)設(shè)備1300可集成在一個(gè)半導(dǎo)體設(shè)備中。根據(jù)一個(gè)實(shí)施方式，控制器1200和半導(dǎo)體存儲(chǔ)設(shè)備1300可集成在單個(gè)半導(dǎo)體設(shè)備中以形成存儲(chǔ)卡，諸如pc卡(個(gè)人計(jì)算機(jī)存儲(chǔ)卡國(guó)際協(xié)會(huì)(pcmcia))、緊湊式閃存卡(cf)、智能媒體卡(smc)、記憶棒、多媒體卡(mmc，rs-mmc或mmcmicro)、sd卡(sd、迷你sd，微型sd或sdhc)、通用閃存設(shè)備(ufs)等。

控制器1200和半導(dǎo)體存儲(chǔ)設(shè)備1300可集成在單個(gè)半導(dǎo)體設(shè)備中以形成固態(tài)硬盤(ssd)。ssd可包括用于在半導(dǎo)體存儲(chǔ)設(shè)備中存儲(chǔ)數(shù)據(jù)的存儲(chǔ)設(shè)備。當(dāng)存儲(chǔ)系統(tǒng)1000用作ssd時(shí)，可以顯著提高聯(lián)接至存儲(chǔ)系統(tǒng)1000的主機(jī)的運(yùn)算速度。

在另一示例中，存儲(chǔ)系統(tǒng)1000可用作各種電子設(shè)備(例如計(jì)算機(jī)、超級(jí)移動(dòng)pc(umpc)、工作站、上網(wǎng)本、個(gè)人數(shù)字助理(pda)、便攜式計(jì)算機(jī)，上網(wǎng)臺(tái)、無線電話、移動(dòng)電話、智能電話、電子書、便攜式多媒體播放器(pmp)、便攜式游戲機(jī)、導(dǎo)航設(shè)備、黑匣子、數(shù)碼相機(jī)、三維電視、數(shù)字音頻錄制器、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻錄制器、數(shù)字視頻播放器、在無線環(huán)境中發(fā)送/接收信息的設(shè)備、家庭網(wǎng)絡(luò)設(shè)備、計(jì)算機(jī)網(wǎng)絡(luò)設(shè)備、車聯(lián)網(wǎng)設(shè)備、rfid設(shè)備、其它計(jì)算系統(tǒng)設(shè)備等)中的多個(gè)元件中的一個(gè)。

根據(jù)一個(gè)示例性實(shí)施方式，可用各種形式來封裝半導(dǎo)體存儲(chǔ)設(shè)備1300或存儲(chǔ)系統(tǒng)1000。例如，半導(dǎo)體存儲(chǔ)設(shè)備1300或存儲(chǔ)系統(tǒng)1000可采用各種方法(諸如疊層封裝(pop)、球柵陣列(bga)、芯片級(jí)封裝(csp)、塑料有引線芯片載體(plcc)、塑料雙列直插式封裝(pdip)、窩伏爾組件中晶片(dieinwafflepack)、晶圓形式晶片、板上芯片(cob)、陶瓷雙列直插式封裝(cerdip)、塑料公制四方扁平封裝(mqfp)、薄型四方扁平封裝(tqfp)、小外形集成電路(soic)、收縮型小外形封裝(ssop)、薄型小外形封裝(tsop)、系統(tǒng)級(jí)封裝(sip)、多芯片封裝(mcp)、晶圓級(jí)制造封裝(wfp)、晶圓級(jí)處理層疊封裝(wsp)等)封裝。

圖16是示出如圖15所示的存儲(chǔ)系統(tǒng)1000的應(yīng)用示例2000的框圖。

參照?qǐng)D16，存儲(chǔ)系統(tǒng)2000可包括半導(dǎo)體存儲(chǔ)設(shè)備2100和控制單元2200。半導(dǎo)體存儲(chǔ)設(shè)備2100可包括半導(dǎo)體存儲(chǔ)芯片。半導(dǎo)體存儲(chǔ)芯片可以被分成組。

圖16示出了經(jīng)由第一到第k信道ch1至chk與控制單元2200進(jìn)行通信的組。每個(gè)半導(dǎo)體存儲(chǔ)芯片可按與上文參照?qǐng)D2描述的半導(dǎo)體存儲(chǔ)設(shè)備100基本相同的方式來配置和工作。

每個(gè)組可經(jīng)由單個(gè)公共信道與控制單元2200進(jìn)行通信?？刂茊卧?200可與參照?qǐng)D15描述的控制器1200基本相同的方式來配置，并且被配置成控制半導(dǎo)體存儲(chǔ)設(shè)備2100的多個(gè)存儲(chǔ)芯片。

如圖16所示，多個(gè)半導(dǎo)體存儲(chǔ)芯片可聯(lián)接至單個(gè)信道。然而，可修改存儲(chǔ)系統(tǒng)2000使得單個(gè)半導(dǎo)體存儲(chǔ)芯片可聯(lián)接至單個(gè)信道。

圖17是示出具有參照?qǐng)D16所述的存儲(chǔ)系統(tǒng)2000的計(jì)算系統(tǒng)3000的框圖。

參照?qǐng)D17，計(jì)算系統(tǒng)3000可包括中央處理單元3100、隨機(jī)存取存儲(chǔ)器(ram)3200、用戶接口3300、電源3400、系統(tǒng)總線3500以及存儲(chǔ)系統(tǒng)2000。

存儲(chǔ)系統(tǒng)2000可經(jīng)由系統(tǒng)總線3500電連接到中央處理單元3100、ram3200、用戶接口3300以及電源3400。經(jīng)由用戶接口3300提供的數(shù)據(jù)或由中央處理單元3100處理的數(shù)據(jù)可存儲(chǔ)在存儲(chǔ)系統(tǒng)2000中。

在圖17中，半導(dǎo)體存儲(chǔ)設(shè)備2100可經(jīng)由控制單元2200聯(lián)接到系統(tǒng)總線3500。然而，半導(dǎo)體存儲(chǔ)設(shè)備2100可直接聯(lián)接到系統(tǒng)總線3500。中央處理單元3100和ram3200可執(zhí)行控制單元2200的功能。

如圖17所示，圖16所示的存儲(chǔ)系統(tǒng)2000可作為存儲(chǔ)系統(tǒng)3000。然而，可用圖15所示的存儲(chǔ)系統(tǒng)1000替代存儲(chǔ)系統(tǒng)2000。根據(jù)一個(gè)實(shí)施方式，計(jì)算系統(tǒng)3000可包括上文參照?qǐng)D15和圖16描述的存儲(chǔ)系統(tǒng)1000和2000。

根據(jù)一個(gè)實(shí)施方式，可提供具有改進(jìn)的可靠性的半導(dǎo)體存儲(chǔ)設(shè)備及其操作方法。

本公開提供了根據(jù)存儲(chǔ)陣列經(jīng)改變的結(jié)構(gòu)的一種新的操作方法以及實(shí)現(xiàn)該方法的電路以提高集成度，從而改進(jìn)操作特性和可靠性。

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求于2016年3月8日在韓國(guó)知識(shí)產(chǎn)權(quán)局提交的韓國(guó)專利申請(qǐng)第10-2016-0027767號(hào)的優(yōu)先權(quán)，通過引用將其全部公開內(nèi)容并入本文。